Journal of KIISE:Computer Systems and Theory (한국정보과학회논문지:시스템및이론)

Korean Institute of Information Scientists and Engineers (한국정보과학회)
권호 표지

Combination of Gate Sizing and Buffer Insertion Methods to Reduce Glitch Power Dissipation

글리치 전력소모감소를 위한 게이트 사이징과 버퍼삽입 혼합기섭

  • 김성재 ((주)실리콘크래프트 CAD연구실) ;
  • 이형우 (서강대학교 컴퓨터학과) ;
  • 김주호 (서강대학교 컴퓨터학과)
  • Published : 2001.08.01
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Abstract

본 논문은 CMOS 디지털 회로에서 글리치(glitch)에 의해 발생하는 전력소모를 줄이기 위한 효율적인 휴리스틱 알고리즘을 제시한다. 제안된 알고리즘은 사이징되는 게이트의 위치와 양에 따라 게이트 사이징을 세 가지 type으로 분류한다. 또한 버퍼삽입은 삽입되는 버퍼의 위치에 따라서 두 가지 type으로 분류한다. 글리치 제거 효과를 극대화하기 위해서 비용과 이득의 상관관계를 고려하여 하나의 최적화 과정 안에서 세 가지 type의 게이트 사이징과 두 가지 type의 버퍼삽입을 혼합한다. 제안된 알고리즘은 0.5$\mu\textrm{m}$ 표준 셀 라이브러리(standard cell library)를 이용한 LGSynth91 벤치마크 회로에 대한 테스트 결과 효율성을 검증하였다. 실험결과는 평균적으로 69.98%의 글리치 감소와 28.69%의 전력감소를 얻을 수 있었으며 이것은 독립적으로 적용된 게이트 사이징과 버퍼 삽입 알고리즘에 의한 것 보다 좋은 결과이다.

Keywords

References

  1. Amelia Shen, Abhijit Chosh, Srinivas Devadas and Kurt Keutzer, On Average Power Dissipation and Random Pattern Testability of CMOS Combinational Logic Network, in Proceedings of the 1992 IEEE/ACM International Conference of Computer-Aided Design, pp.402-407, November 1992 https://doi.org/10.1109/ICCAD.1992.279338
  2. Sachin S. Sapatnekar and Weitong Chuang, Power vs Delay in Gate Sizing : conflicting Objectives?, in Proceedings of the1995 IEEE/ACM International Conference of Computer-Aided Design, pp.463-466, 1995 https://doi.org/10.1109/ICCAD.1995.480157
  3. Manjit Borah, Robert Mochael Owens and Mary Jane Irwin, Transistor sizing for Minimizing Power consumption of CMOS Circuits under Delay constraint, in Proceedings of the 1995 International Symposium on Low Power Design, pp.167-172, 1995 https://doi.org/10.1145/224081.224111
  4. D. Sheng Chen and M. Sarrafzadeh, An Exact Algorithm for Low Power Library-Specific Gate Re-Sizing, in Proceedings of the 33rd Design Automation Conference, pp.783-788, June 1996 https://doi.org/10.1145/240518.240666
  5. M. Hashimoto, H. Onodera and K. Tamaru, A Power Optimization Method Considering Glitch Reduction by Gate Sizing, in Proceedings of the International Symposium on Low Power Design, pp.221-226, August 1998 https://doi.org/10.1145/280756.280907
  6. N. Hedenstierna and K. Jeppson, CMOS Circuit Speed and Buffer Optimization, IEEE Transaction on Computer-Aided Design, Vol. 6, No. 2, pp.270-281, March 1987 https://doi.org/10.1109/TCAD.1987.1270271
  7. J. Kim, C. Bamji, Y. Jiang and S. Sapatnekar, Concurrent Transistor Sizing and Buffer Insertion by Considering Cost-Delay Tradeoffs, in Proceedings of the International Symposium on Physical Design, pp. 130-135, April 1997 https://doi.org/10.1145/267665.267703
  8. E. M. Sentovich, K. J. Singh, L. Lavagno, C. Moon, R. Murgai, A. Saldanha, H. Savoj, P. R. Stephan, R.K. Brayton and A. L. Sangiovanni-Vincentelli. SIS : A System for sequential circuit synthesis, Technical Report UCB/ERL M92/41, Electronics Research Lab. University of California at Berkeley, 1992
  9. F. Najm, Transition Density, A New Measure of Activity in Digital Circuits, IEEE Transaction on Computer-Aided Design, Vol.10, No 4, pp.310-323, February 1993 https://doi.org/10.1109/43.205010
  10. H. Mehta, M. Borah, R. M. Owens and M. J. Irwin, Accurate Estimation of Combinational Circuit Activity, in Proceedings of the 32nd IEEE/ACM Design Automation Conference, pp.618-622, June 1995 https://doi.org/10.1145/217474.217599
  11. C-S. Ding, C-Y. Tsui and M. Pedram, Gate-level power estimation using tagged probabilistic simulation, IEEE Transaction on Computer-Aided Design, Vol. 17, No 11, pp. 1099-1107, November 1998 https://doi.org/10.1109/43.736184
  12. R. Burch, F. Najm and T. Trick, McPOWER : A Monte Carlo approach to power estimation, in Proceedings of the 1992 IEEE/ACM International conference on Computer-Aided Design, pp. 90-97, November 1992 https://doi.org/10.1109/ICCAD.1992.279392