• 대한전자공학회논문지SD
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• 제41권6호
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• pp.81-90
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• 2004

집적회로 시스템이 고집적화 됨에 따라, 연결선은 회로 전체 성능을 결정하는 중요한 요소가 되었다. 버퍼 삽입은 연결선의 성능 향상의 효과적인 방법이다. 하나의 신호선이 허용 범위를 넘는 전달지연시간을 가질 때, 우리는 하나 또는 그 이상의 버퍼를 삽입하여 지연시간을 줄일 수 있다. 이제까지 많은 연구들에서 하나의 신호선에 대해 버퍼를 삽입하는 방법을 개발하였으나, 우리는 여러 신호선에 동시에 버퍼 위치를 찾아 버퍼를 삽입하는 방법을 연구하였다 이 방법은 여러 개의 신호선에 버퍼를 삽입하는 위치를 찾는 어려움을 효과적인 방법을 이용하여 그 위치를 결정한다. 또한 본 연구에서는 fan-out이 여럿인critical path에 대해서도 버퍼 삽입으로 지연시간을 최적화하는 기술을 개발하였다. 이 방법은 Elmore Delay 모델을 이용하여 지연시간을 계산하고 각 신호선에 지연시간을 최적화 할 수 있는 버퍼를 결정한다.

• 한국정보과학회논문지:시스템및이론
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• 제28권8호
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• pp.406-413
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• 2001

본 논문은 CMOS 디지털 회로에서 글리치(glitch)에 의해 발생하는 전력소모를 줄이기 위한 효율적인 휴리스틱 알고리즘을 제시한다. 제안된 알고리즘은 사이징되는 게이트의 위치와 양에 따라 게이트 사이징을 세 가지 type으로 분류한다. 또한 버퍼삽입은 삽입되는 버퍼의 위치에 따라서 두 가지 type으로 분류한다. 글리치 제거 효과를 극대화하기 위해서 비용과 이득의 상관관계를 고려하여 하나의 최적화 과정 안에서 세 가지 type의 게이트 사이징과 두 가지 type의 버퍼삽입을 혼합한다. 제안된 알고리즘은 0.5$\mu\textrm{m}$ 표준 셀 라이브러리(standard cell library)를 이용한 LGSynth91 벤치마크 회로에 대한 테스트 결과 효율성을 검증하였다. 실험결과는 평균적으로 69.98%의 글리치 감소와 28.69%의 전력감소를 얻을 수 있었으며 이것은 독립적으로 적용된 게이트 사이징과 버퍼 삽입 알고리즘에 의한 것 보다 좋은 결과이다.

• 대한전자공학회논문지SD
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• 제40권11호
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• pp.73-82
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• 2003

본 논문에서는 매크로 또는 IP 블록 같은 장애물로 인하여 버퍼삽입과 배선에 제한이 있는 환경에서 연결 지연시간을 최소화하기 위한 배선 및 버퍼삽입위치를 동시에 구하는 방법을 제안한다. 제안한 방법에서는 새로운 격자그래프를 도입하여 배선 또는 버퍼삽입이 불가능한 영역을 효과적으로 표현하고 이 격자그래프 상에서 동적 프로그래밍을 사용하여 배선 트리의 구성과 동시에 버퍼의 삽입여부 및 위치를 구한다. 제안한 방법은 기존 방법에 비하여 유사한 배선길이 및 작은 수의 버퍼를 삽입하면서도 평균 19% 정도의 여유 지연시간이 향상되었다.

• 대한전자공학회논문지SD
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• 제41권2호
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• pp.67-75
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• 2004

본 논문은 인덕턴스 성분을 포함한 단일 도선 및 트리 구조 RLC 연결선의 버퍼 삽입 방법을 제시한다. 이를 위해 먼저 CMOS 버퍼가 구동하는 단일 RLC 도선에 대한 시간 지연의 대수식을 제시한다. 이 수식은 현재의 서브마이크로미터 공정을 위한 n-th power law 기반에서 유도되었으며, 다양한 RLC 부하를 가지고 실험해 본 결과, 실제 SPICE 시뮬레이션 결과에 비해 최대 9％ 오차를 갖는 것으로 나타났다. 본 논문은 이 지연 시간 수식을 바탕으로 단일 도선 RLC 연결선을 여러 개로 나누는 버퍼 삽입에 관한 수식과 RLC 트리 연결선의 시간 지연을 최적화하기 위해 삽입될 버퍼의 사이즈를 결정하는 알고리듬을 제시한다. 제시된 버퍼 삽입 알고리듬은 0.25㎛ CMOS 공정의 트리 연결선에 적용하였으며, HSPICE 결과를 이용하여 정확도를 검증하였다.

• 한국정보과학회논문지:시스템및이론
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• 제26권10호
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• pp.1275-1283
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• 1999

본 논문은 CMOS 디지털 회로에서의 전력 소모의 주원인인 신호의 천이중에서 회로의 동작에 직접적인 영향을 미치지 않는 불필요한 신호의 천이인 글리치를 줄이기 위한 효율적인 알고리즘을 제시한다. 제안된 알고리즘은 회로의 지연 증가 없이 게이트 사이징과 버퍼 삽입에 의해 경로 균등(path balancing)을 이룸으로써 글리치를 감소시킨다. 경로 균등화를 위하여 먼저 게이트 사이징을 통해 글리치의 감소와 동시에, 게이트 크기의 최적화를 통해 회로 전체의 캐패시턴스까지 줄일 수 있으며, 게이트 사이징 만으로 경로 균등화가 이루어지지 않을 경우 버퍼 삽입으로 경로 균등화를 이루게 된다. 버퍼 자체에 의한 전력 소모 증가보다 글리치 감소에 의한 전력 감소가 큰 버퍼를 선택하여 삽입한다. 이때 버퍼 삽입에 의한 전력 감소는 다른 버퍼의 삽입 상태에 따라 크게 달라질 수 있어 ILP (Integer Linear Program)를 이용하여 적은 버퍼 삽입으로 전력 감소를 최대화 할 수 있는 저전력 설계 시스템을 구현하였다. 제안된 알고리즘은 LGSynth91 벤치마크 회로에 대한 테스트 결과 회로의 지연 증가 없이 평균적으로 30.4%의 전력 감소를 얻을 수 있었다.Abstract This paper presents an efficient algorithm for reducing glitches caused by spurious transitions in CMOS logic circuits. The proposed algorithm reduces glitches by achieving path balancing through gate sizing and buffer insertion. The gate sizing technique reduces not only glitches but also effective capacitance in the circuit. In the proposed algorithm, the buffers are inserted between the gates where power reduction achieved by glitch reduction is larger than the additional power consumed by the inserted buffers. To determine the location of buffer insertion, ILP (Integer Linear Program) has been employed in the proposed system. The proposed algorithm has been tested on LGSynth91 benchmark circuits. Experimental results show an average of 30.4% power reduction.

• 한국정보통신학회논문지
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• 제18권2호
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• pp.415-424
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• 2014

본 논문에서는 HFNS(high fanout net synthesis) 기법들 중에서 실제 현장에서는 주로 사용되고 있는 버퍼 삽입 방법을 이용한 기법에 대해서 제안하였다. 먼저 HFNS를 수행하는데 있어서 고려해야할 사항들과 HFNS수행 방법들에 대해서 세부적인 기술들을 제안하였고, HFNS 수행 이후의 후처리 과정에서 수행해야할 기법들에 대해서도 제안하였다. 버퍼 삽입 기반의 HFNS는 이미 널리 사용되는 방법인데 본 논문은 주로 ASIC 및 SoC 상용 작업 현장에서 사용될 수 있는 실전적인 기법들을 대상으로 하였다.

• 한국정보과학회논문지:시스템및이론
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• 제27권7호
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• pp.684-694
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• 2000

저 전력회로의 설계를 위해서, 전체 회로의 면적을 줄임으로써 용량성 부하(capacitance)값을 줄이는 방법으로 적절한 트랜지스터를 선택하여 사이징하는 방법을 이용할 수 있는데, 이 때 트랜지스터 사이징을 수행하면서 적당한 위치에 버퍼를 삽입하여주면 더 좋은 결과를 가져올 수 있다. 본 논문은 TILOS 알고리즘을 이용하여 트랜지스터 사이징(sizing)을 수행하는 동시에 버퍼의 삽입을 수행하는 알고리즘 두 가지를 소개하고 이 두 방법을 비교한다. 그 첫 번째 방법은 Template Window를 이용하여 직접 시뮬레이션하는 방법이고 다른 하나는 보외법(Extrapolation)을 이용하는 방법이다. 이와 같이 버퍼를 삽입하면서 트랜지스터 사이징을 수행한 결과, 버퍼를 삽입하지 않을 때 보다 10-20%의 면적감소를 얻었을 수 있었으며 보외법을 이용한 방법 보다 Template Window를 이용했을 때 더 좋은 결과를 얻을 수 있었다.

• 한국통신학회논문지
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• 제11권1호
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• pp.16-24
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• 1986

본 연구는 버퍼 삽입 프로토콜을 사용한 LAN시스템을 모델링하여 그 모델에 대한 큐잉지연 시간과 응답시간을 도출하여, 파라메터 값을 변화시키면서 throughput rate에 대한 응답 시간 특성을 구하여 performance를 분석하였다. 응답시간은 Data rate를 높일 때 개선되었고, ACK신호를 호스트에서 전송할 경우에 비해 Network Interface Unit(NIU)에서 보낼 경우 챈널 Udilization이 0.8 부근에 이를 때까지 0.7mesc정도 개선되었다. 또한, 버퍼 삽입 프로토콜을 구현하기 위한 H/W구성에 대하여 연구하였다.

• 한국신재생에너지학회:학술대회논문집
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• 한국신재생에너지학회 2011년도 춘계학술대회 초록집
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• pp.114.2-114.2
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• 2011

비정질 실리콘 박막 태양전지연구에 일반적으로 사용되고 있는 ASA (Advanced Semicon ductor Analysis) simulation을 이용하여 TCO/p에 삽입될 버퍼층의 최적 구조를 설계해보았다. 기본적인 p,i,n층 단일막 data 값을 고정시켜 버퍼층의 광학적 밴드갭을 1.75~1.95eV, 활성화 에너지를 0.3~0.4eV, 두께를 5~15nm로 가변해 보았다. 첫 번째로 동일한 활성화 에너지를 갖는 버퍼층의 광학적 밴드갭을 증가 시켰을 경우 built-in potential이 증가하였으며 이는 개방전압의 증가로 이어졌다. 두 번째로 활성화 에너지가 작은 경우 큰 경우에 비하여 Conduction-band와 Fermi-level의 차이가 증가 하게 되어 활성화 에너지가 큰 경우에 비해 높은 built-in potential을 얻을 수 있었다. 또한 버퍼층과 p층의 접합부분에서의 barrier가 활성화 에너지의 차이를 줄일수록 감소 함 을 알 수 있었다. 장벽의 감소로 정공의 흐름을 방해하는 요소가 줄어들었고 효율도 증가하였다. 마지막으로 버퍼층 두께가 두꺼워 질수록 박막 내에서 빛 흡수가 많아지게 되어 광 흡수층으로 가야할 빛의 양이 줄어들게 되어 단락전류값이 감소하는 것을 알 수 있었다. Simulation결과 버퍼층의 광학적 밴드갭이 1.95eV로 크고 활성화 에너지가 0.3eV이하로 p층에 비하여 낮으며 두께가 5nm로 얇을수록 좋다는 결과를 알 수 있었다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2005년도 제36회 하계학술대회 논문집 C
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• pp.1876-1877
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• 2005

유기 전기 발광 소자(Organic Light-emitting Devices, OLEDs)의 발광 효율과 안정성을 향상시키고자 플라즈마 중합 장비를 이용해서 소자에 버퍼층(buffer layer)을 도입하였다. 플라즈마 중합 방법을 이용해서 성막된 PPMMA를 ITO와 정공 수송층 사이에 버퍼층으로 삽입하여 유기 전기 발광 소자를 제작하였고, 그 특성에 대하여 연구하였다. 기존에 사용되고 있는 버퍼층 공정에 비하여 공정의 단순화 및 비용절감의 효과를 기대할 수 있고, 전기-광학적 특성도 확인할 수 있었다.