• 융합신호처리학회논문지
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• 제4권4호
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• pp.81-86
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• 2003

최근 VLSI 회로 설계는 자동 레이아웃(automatic layout) 툴을 사용하여 효과적으로 이루어지고 있다. 자동 레이아웃은 VLSI 칩 상에 모듈들의 위치를 결정하는 배치와 각 모듈간을 상호 연결하는 배선 두 가지의 중요한 기능으로 구성되어 있다. VLSI 칩의 성능과 면적은 이 두 가지의 기능을 수행하는 알고리즘의 성능에 따라 크게 좌우된다. 스위치박스 배선은 VLSI 설계 과정중의 하나로, 채널 배선과는 다르게 4면에 존재하는 같은 네트에 속하는 터미널들을 배선하는 문제이며, 모든 터미널들을 완전히 연결을 해야 하는 문제이다. 본 논문에서는 스위치박스 배선 문제에 대하여 유전자 알고리즘(genetic algorithm; GA)을 이용한 해 공간 탐색(solution space search) 방식을 제안하였으며, 제안한 방식을 여러 문제들에 대해 기존의 스위치박스 배선 알고리즘과 비교, 분석한 결과 거의 대부분의 문제들에서 배선 길이와 비아수 측면에서 더 좋은 결과를 얻을 수 있었다.

• 전자공학회논문지
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• 제53권6호
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• pp.55-66
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• 2016

파워 게이팅은 반도체 칩의 누설전류(leakage current)를 감소시키는 데 효과적인 기술로 알려져 있으며, 전원 차단용 파워게이팅 셀 (power-gating cell, PGC)에서의 IR drop 증가로 인한 성능 및 신뢰성 저하에 대해 많은 연구가 이루어져왔다. 그러나 최신 공정에서는 트랜지스터 사이즈 감소 추세에도 불구하고 금속 배선의 스케일링이 제한됨에 따라, IR drop에 견고한 파워 게이팅 설계 시 셀 배치와 금속 배선 면적을 고려한 새로운 접근 방식이 필요하다. 본 논문에서는 셀 점유율(cell utilization)과 소모 전류에 근거한 로직 셀 배치 기법을 통해 PGC 면적 및 IR drop을 개선한 파워 게이팅 설계 방법을 제안한다. 28nm 공정으로 제조된 스마트폰용 어플리케이션 프로세서(Application processor, AP) 내 고속 디지털 코어에 적용한 결과 기존 PGC 배치 기법 대비 PGC 면적은 12.59~16.16%, 최대 IR drop은 8.49% 감소함을 확인하였다.

• 융합신호처리학회논문지
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• 제4권1호
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• pp.64-70
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• 2003

최근 VLSI 회로 설계는 자동 레이아웃(automatic layout) 들을 사용하여 효과적으로 이루어지고 있다. 자동 레이아웃은 VLSI 칩 상에 모듈들의 위치를 결정하는 배치와 각 모듈간을 상호 연결하는 배선 두 가지의 중요한 기능으로 구성되어 있다. VLSI 칩의 성능과 면적은 이 두 가지의 기능을 수행하는 알고리즘의 성능에 따라 크게 좌우된다. 채널 배선은 VLSI 설계 과정중의 하나로, 글로벌 배선을 수행한 후 각 배선 영역에 할당된 네트들을 트랙에 할당하여 구체적인 네트들의 위치를 결정하는 문제이며, 네트들이 할당된 트랙의 수를 최소화하는 문제이다. 본 논문에서는 4-레이어 채널 배선 문제를 해결하기 위한 네트리스트 분할 문제에 대하여 유전자 알고리즘(genetic algorithm; GA)을 이용한 해 공간 탐색(solution space search) 방식을 제안하였으며, 제안한 방식을 여러 문제들에 대해 시뮬레이티드 어닐링 알고리즘과 비교, 분석한 결과 최적, 최악 및 평균비용 측면에서 더 좋은 결과를 얻을 수 있었다.

• 예술인문사회 융합 멀티미디어 논문지
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• 제7권10호
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• pp.895-903
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• 2017

양자점 셀룰라 오토마타(QCA)는 CMOS의 근본적인 한계에 대한 대체 해결책으로 제안된 기술 중 하나이다. QCA는 최근 실험 결과와 함께 다양한 연구가 진행해오고 있으며 나노 규모의 크기와 낮은 전력 소비로 각광 받고 있다. 기존 논문에서 제안된 XOR 게이트는 최소한의 면적과 셀의 개수를 이용하여 설계 할 수 있음에도 불구하고 안정성 및 결과의 정확성 때문에 추가된 셀의 개수가 많았다. 본 논문에서는 기존의 XOR 게이트의 단점을 보완한 게이트를 제안한다. 본 논문의 XOR 게이트는 정사각형 구조로 AND 게이트와 OR게이트를 배치함으로써 셀 배선의 개수를 줄인다. 그리고 제안한 XOR 게이트를 이용하여 단순 인버터 역할을 하는 셀 2개를 추가해 반가산기를 제안한다. 또한 본 논문은 입력과 결과의 정확성을 위해 QCADesginer을 이용한다. 따라서 제안한 반가산기는 기존의 반가산기에 비해 더 적은 수의 셀, 전체 면적으로 구성됨으로 큰 회로에 사용할 때 혹은 작은 면적에 반가산기가 필요할 때 효율적이다.

• 전기전자학회논문지
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• 제22권3호
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• pp.882-885
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• 2018

시스템의 동작 속도가 빨라짐에 따라 인쇄 회로 기판(PCB: printed circuit board)에서 신호 무결성 문제가 매우 중요해지고 있다. 지금까지는 관습적으로 PCB 면적을 줄이고 가격을 낮추도록 설계하는데 치중해왔다. 그러나 초고속으로 동작하는 PCB에서는 유전체 특성, 배선 폭, 배선 간격, 임피던스 정합 등을 고려하여 정밀하고 세심하게 설계하지 않으면 제대로 동작하기 어렵다. 본 논문에서는 초고속 PCB에서 생기는 여러 가지 문제점과 이를 완화할 수 있는 다양한 설계 기법에 대해 살펴본다.

• 한국정보과학회논문지:시스템및이론
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• 제34권12호
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• pp.656-664
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• 2007

Field-Programmable Gate Arrays는 사용자가 프로그램이 가능한 혁신적인 대규모 집적 회로이며 값싸고 빠르게 주문자가 원하는 VLSI 구현할 수 있는 장점을 가지고 있다. 그러나 특정 목적의 프로그램의 속도가 증가했을 때 FPGA가 연산하는 동안의 전력 소모와 연결선의 지연이 FPGA를 프로그램 하는데 중요한 문제점이 된다. 특히 기존 구조에서 사용되는 내부연결선이 전체 FPGA의 전력 중 65%를 소모한다. 이로 인하여 내부연결선이 전력 소모에 큰 영향을 주기 때문에 배선 시 연결선의 길이와 블록 간의 연결선을 줄임으로써 전력 소모를 줄일 수 있다. 배선 시 내부연결선을 줄이기 위한 방안으로 3차원 FPGA가 제안되었다. 하지만 구조의 복잡해짐으로써 오히려 스위치에서 물리적인 연결선들은 더욱 증가하고 스위치의 면적이 증가하는 문제점을 가지게 되었다. 본 논문에서는 복잡성을 낮추어서 물리적인 내부 연결선의 길이를 줄이고, 배선시의 연결선의 길이를 3차원 FPGA만큼 줄일 수 있는 FPGA구조를 제안한다. 그리고 ISE 의 FPGA Editor와 배선 시 길이를 예측하는 프로그램을 사용하여 Xilinx사의 Virtex II FPGA와 3D FPGA의 연결선 구성을 비교한다.

• 한국신뢰성학회:학술대회논문집
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• 한국신뢰성학회 2001년도 정기학술대회
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• pp.291-299
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• 2001

반도체 산업 수익성에 가장 밀접하게 관련되어 있는 수율을 증가시키고자 하는 노력이 지속되고 있다. 수율을 향상시킬 수 있는 방법 중 하나인 레이 아웃 기법은 wire 의 배선에 따른 결함 민감 지역(critical area)을 최소화하는 기법으로 모든 디자인에 적용하기 쉬우며 새로 추가되는 면적이 없다는 장점을 가지고 있다. 본 논문에서는 시뮬레이티드 어닐링을 이용, via를 이동 시켜 레이 아웃의 결함 민감 지역을 감소 시켜 수율을 향상하였다. 또한 최소화된 결함 민감 지역에 대한 수율을 경험적 베이지안 방법을 이용하여 모형화 하였다 본 논문에서 제안된 기법은 결함 민감 지역을 줄여 수율을 향상시킬 수 있으며, 제시한 수율 모형으로 보다 정확한 수율을 예측하여 수익성을 극대화하는데 일조 할 것으로 예상한다.

• 마이크로전자및패키징학회지
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• 제20권1호
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• pp.1-5
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• 2013

3D integration 기술 특히 W2W integration 기술은 전자산업의 디바이스 scaling 문제를 해결하고 고성능화 소형화 추세에 맞춘 가장 핵심적인 기술 방향이다. 그러나 W2W integration 기술은 현재 가격과 생산수율의 장애를 가지고 있고, 이를 해결하기 위해서 웨이퍼 매칭, 리던던시, 다이 면적 축소, 배선 층 수 축소와 같은 디자인 연구들이 진행되고 있다. W2W integration 기술이 대량생산으로 연결되기 위해서는 우선적으로 웨이퍼 본딩, 실리콘연삭, TSV 배선 공정의 최적화가 이루어져야 하겠지만, 가격을 포함한 생산수율을 높이기 위해서는 반드시 디자인 연구가 선행되어야 하겠다.

• 마이크로전자및패키징학회지
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• 제26권2호
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• pp.31-43
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• 2019

본 연구에서는 유연한 접속부를 갖는 유연전자 패키지 플립칩 접속을 위해 폴리머 탄성범프를 제작하였으며, 범프의 온도 및 하중에 따른 폴리머 탄성 범프의 점탄성 및 점소성 거동을 해석 및 실험적으로 분석하고 비교 평가하였다. 폴리머 탄성 범프는 하중에 의한 변형이 용이하여 범프 높이 평탄도 오차의 보정이 용이할 뿐만 아니라 소자가 형성된 칩에 가해지는 응력 집중이 감소하는 것을 확인하였다. 폴리머 탄성 범프의 과도한 변형에 따른 Au Metal Cap Crack 현상을 보완하여 $200{\mu}m$ 직경의 Spiral Cap Type, Spoke Cap type 폴리머 탄성 범프 형성 기술을 개발하였다. 제안된 Spoke Cap, Spiral Cap 폴리머 탄성 범프는 폴리머 범프 전체를 금속 배선이 덮고 있는 Metal Cap 범프에 비해 범프 변형에 의한 응력 발생이 적음을 확인할 수 있으며 이는 폴리머 범프 위의 금속 배선이 부분적으로 패터닝되어 있어 쉽게 변형될 수 있는 구조이므로 응력이 완화되는데 기인하는 것으로 판단된다. Spoke cap type 범프는 패드 접촉부와 전기적 접속을 하는 금속 배선 면적이 Spiral Cap type 범프에 비해 넓어 접촉 저항을 유지하면서 동시에 금속 배선에 응력 집중이 가장 낮은 결과를 확인하였다.

• 한국세라믹학회지
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• 제38권3호
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• pp.231-237
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• 2001

NaOH 용액 처리로 제조한 개질 굴 패각 미분말은 98.7 wt%의 CaCO$_3$와 1.3 wt%의 chitosan으로 구성되어 있으며, chitosan의 탈아세틸화는 74.9%이었다. 개질화함으로서 입경은 작아지고 비표면적은 증가하였으며, 밀도는 감소하는 경향을 나타냈다. 입자 형상은 모서리가 각지고 매끄러운 형태에서 모서리가 침식되고 표면이 다공성인 환상의 형태로 변화되었다. 개질 굴 패각 미분말을 시멘트 대신 5.0 wt%까지 치환했을 때의 모르터의 압축강도는 치환량이 증가할수록 증가하였고, 흡수율은 치환량이 증가할수록 감소하는 경향을 나타냈다. 굴 패각 미분말은 대장균 및 황색포도상구균에 대해 항균력이 나타나지 않았으나, 개질 굴 패각 미분말은 5.0 wt% 첨가했을 때 99.8-99.9%의 항균력을 나타냈다. 또한 KS M 5000에 의한 항곰팡이 시험은 피막이 변색이나 변형이 전혀 없는 10등급으로 판정되었다.