• 한국정보통신학회논문지
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• 제18권6호
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• pp.1407-1412
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• 2014

근적외선 파장대역 850 nm ~ 1000 nm에서 레이저를 검출하기 위해 포토다이오드의 분광감응도를 향상시키고자 본 논문에서 실리콘 기반 고감도 PIN 포토 다이오드를 제작하고 전기적 및 광학적 특성을 분석하였다. 제작된 소자는 TO-18형으로 패키징 하였고 포토다이오드의 전기적 특성으로 역 바이어스 전압이 5V일 때 암전류는 Anode 1과 Anode 2는 약 0.055 nA 의 값을 나타내었으며 정전용약은 0V 일 때 1 kHz 주파수 대역에서 약 19.5 pF, 200 kHz 주파수 대역에서 약 19.8 pF의 적은 정전용약을 나타내었다. 또한 출력신호의 상승시간은 10 V의 전압일 때 약 30 ns의 고속 응답특성을 확인하였다. 광학적 특성 분석으로는 880 nm에서 최대 0.66 A/W의 분광감응도 값을 나타내었고 1000 nm에서는 0.45 A/W로 비교적 우수한 분광감응도를 나타내었다.

• 대한전자공학회논문지SD
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• 제45권3호
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• pp.69-76
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• 2008

본 논문에서는 가속도 센서 및 자이로 센서 등과 같이 고해상도 및 작은 면적과 적은 전력 소모를 동시에 요구하는 센서 인터페이스 응용을 위한 12비트 1kS/s 65uA 0.35um CMOS 알고리즈믹 A/D 변환기 (ADC)를 제안한다. 제안하는 ADC는 재순환 기법을 이용한 알고리즈믹 구조를 사용하여 샘플링 속도, 해상도, 전력 소모 및 면적을 최적화하였으며, 일반적인 열린 루프 샘플링 기법을 적용한 버전1과 오프셋 및 플리커 잡음을 제거하여 동적 성능을 향상시키기 위해 닫힌 루프 샘플링 기법을 적용한 버전2로 각각 제작되었다. 또한 SHA와 MDAC 회로에는 스위치 기반의 전력 최소화 기법과 바이어스 공유 기법이 적용된 2단 증폭기를 사용하여 면적과 전력 소모를 최소화시켰다. 한편, 저전력, 소면적 구현을 위한 개선된 기준 전류 및 전압 발생기를 온-칩으로 집적하였으며, 시스템 응용에 파라 선택적으로 다른 크기의 기준 전압 값을 외부에서 인가할 수 있도록 하였다. 제안하는 시제품 ADC는 0.35um 2P4M CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 12비트 해상도에서 각각 최대 0.78LSB, 2.24LSB의 수준을 보이며, 동적 성능으로는 1kS/s의 동작 속도에서 버전1, 버전2 각각 최대 60dB, 63dB 수준의 SNDR과 70dB, 75dB 수준의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 버전1, 버전2 각각 $0.78mm^2,\;0.81mm^2$ 이며 전력 소모는 2.5V 전원 전압과 1kS/s의 동작 속도에서 각각 0.163mW, 0.176mw이다.

• 한국전자파학회논문지
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• 제17권11호
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• pp.1112-1119
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• 2006

본 논문에서는 상호 결합 구조의 발진기를 이용하여 우수한 위상 잡음 특성을 얻었다. 상호 결합 구조의 발진기는 두 개의 발진기 출력 신호의 위상을 변화시켜 결합시키는 구조를 가졌으며, 유전율 2.5인 테프론 기판과 Surface Mount Gallium Arsenide FET 소자를 이용하여 제작하였다. 그리고 두 발진기가 9.3 GHz에서 상호 결합 위상 조건을 만족시키기 위해 바이어스만으로 조절할 수 있는 구조를 제안하였다. 4.4 V의 전압을 인가했을 때 37 mA의 전류가 흐르는 발진기는 -96.37 dBc(@100kHz offset frequency), -73.46 dBc(@10kHz offset frequency)의 위상잡음 특성을 나타내었고, 8.1 V를 인가했을 때 69 mA를 갖는 발진기의 출력과 상호 결합하여 -106.7 dEc(@100kHz offset frequency), -81 dBc(@10kHz offset frequency)의 우수한 위상 잡음 특성을 나타내었다.

• 한국정보통신학회논문지
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• 제12권7호
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• pp.1235-1242
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• 2008

본 논문에서는 $0.18{\mu}m$ triple-well CMOS 공정을 사용하여 포톤계수 방식의 $32{\times}32$ 픽셀 어레이를 갖는 CMOS ray 영상센서를 설계하였다. 설계된 영상센서의 카픽셀은 $100{\times}100\;{\mu}m2$ 면적을 가지고 있고 약 400개의 트랜지스터로 구성되어 있으며, 범프 본딩을 통해 ray 검출기와 CSA(Charge Sensitive Amplifier)의 연결을 위한 $50{\times}50{\mu}m2$의 오픈패드를 가지고 있다. 각각의 싱글픽셀 CSA에서 전압 바이어스 회로를 사용한 folded cascode CMOS OP amp 대신 레이아웃 면적을 줄이기 위하여 self biased folded cascode CMOS OP amp를 이용하였으며, 계수 모드 진입 전후에 CLK에서 발생 할 수 있는 short pulse를 제거하는 15bit LFSR 계수기 (Linear Feedback Shift Register Counter) 클럭 발생회로를 제안하였으며, 읽기 모드에서 CMOS X-ray 영상센서의 최대 전류를 줄이기 위하여 열 어드레스 디코더를 이용하여 한 열씩 읽도록 설계하였다.

• 전자공학회논문지B
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• 제33B권11호
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• pp.140-149
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• 1996

흘림체 필기 문자는 문자의 가능한 한도 펜의 움직임을 줄이려는 경제성의 원칙에서 비롯된다. 즉, 다음 획을 쓰기 위해 이동할 때 펜을 들지 않거나, 아예 이동을 생략하거나, 또는 연결된 두 획이 서로 닮아가면서 필기하기 쉬운 단순간 형태로 변화한다. 이러한 변화로 인해, 획이나 자소의 형태가 달라질 뿐만 아니라, 획간이나 자소간의 구분이 매우 어려워진다. 따라서 흘림체의 효과적인 인식을 위해서는 획이나 자소의 정확한 분할에 의존하지 않으면서, 일정한 단위로 분할하여 매칭할 수 있는 방법이 필요하다. 이 연구에서는 구조적인 형태의 단위로 분할하고 매칭하는 '곡률획 모델링 방법(curvature stroke modeling method)'을 제안한다. 곡률획(curvature stroke)은 필기의 회전 방향이 바뀌지 않는 부분획으로 정의되며, 곡률에 따라 선분, 호, 원 등의 형태를 갖는다. 흘려 써진 입력 획들을 곡률획의 나열로 변환하기 위해서는, 필기의 회전을 변화시키는 곳, 급격한 방향 변화를 일으키는 곳, 그리고 지나친 회전을 일으키는 곳 등을 분할한다. 각 참조 자소는 정자체로 입력하여 분할 과정에 의해 생성된 곡률획의 나열로 저장되어 있으며, 인식중에 융합과정을 수행함으로써 매칭을 위한 다양한 곡률획의 나열을 만들어낸다. 이때, 가상 획이 필기되거나 생략될 가능성도 고려한다. 인식의 기본 단위로 곡률획을 사용함으로써, 입력 문자의 불필요한 분할점들을 효과적으로 줄일 수 있고, 또한 자소간의 연결점을 찾기 어려운 경우에도 인접한 두 자소에 걸치는 참조 곡률획을 생성해내기 때문에 정확한 매칭이 가능해진다. 실험 결과, 83.60%의 제 1후보 인식률과 0.99초/자(CPU 클럭: 66MHz)의 처리 시간을 보였다./atom으로 추출되었다. 한편 별도의 추가적인 공정없이 일반적인 에피 성장법을 사용하여 고농도로 붕소가 도핑된 실리콘층 위에 부정합 전위가 없는 에피 실리콘을 성장시켰으며, 이 에피 실리콘의 결정성은 매우 양호한 것으로 밝혀졌다. 또 부정합 전위가 없는 에피 실리콘에 n+/p 게이트 다이오드를 제작하고 그 전압-전류 특성을 측정한 결과 5V의 역 바이어스에서 0.6nA/$cm^{2}$의 작은 누설 전류값을 나타내었다.이었다 5. 쌀의 알칼리 붕괴도는 밀양 맥후작산미가 가장 높았고 호남평야지산미가 가장 낮았는데 비해 아밀로그래프의 호화개시온도는 수원과 이리산미가 가장 낮았던 반면 밀양산미가 가장 높았다. 강하점도는 밀양산미가 가장 낮았고 다음이 이천산미가 낮았던데 비해 계화 및 이리산미가 가장 높았으며 치반점도는 이와 정반대의 경향을 나타내었다. 밥의 점성 /경도비율은 지역간 차이가 유의하지는 않았으나 남부평야산미가 중부평야산미에 비해 다소 떨어지는 경향이었다. 6. 식미와 관련이 있는 쌀 외관품질 및 이화학적 특성을 이용한 주성분 분석에서 전정보의 약 59% 설명이 가능한 제 1 및 제 2 주성분치상의 7개 품종별 6개 산지미의 분포로 보아 품종에 따라서 산지 반응이 달랐는데 대체로 자포니카와 통일형 품종군간 구분과 밀양, 중부평야 및 호남평야의 세 산지간 구분이 가능하였다. 산지내 품종간 미질변이는 남양간척지와 이리산미가 비교적 작았는데 수원산미는 이천과 남양산미의 미질변이를, 계화산미는 이리산미의 미질변이를 거의 포괄하였다.는 산불위험지역의 격자점(15km)내에 최소한 1대의 AWS 설치방안을 제시하였지만, 금후에는 15km내에서도 능선, 계곡 등 구체적인 위치확정을 위한 선행연구가 실시되어야할

• 전자공학회논문지A
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• 제33A권2호
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• pp.96-113
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• 1996

고농도로 붕소가 도핑된 실리콘층 내에 존재하는 부정합 전위는 웨이퍼 가장자리에서 발생됨을 알았으며, 이 층을 도핑되지 않은 영역으로 둘러쌓음으로써 부정합 전위가 억제된 고농도로 붕소가 도핑된 실리콘층을 형성할 수 있었다. 이를 이용하여 부정합 전위가 없는 고농도로 붕소가 도핑된 실리콘 멤브레인을 제작하였으며, 이 멤브레인의 표면 거칠기 및 파괴 강도 그리고 잔류 인장 응력을 각각 20$\AA$ 1.39${\times}10^{10}dyn/cm^{2}$ 그리고 2.7${\times}10^{9}dyn/cm^{2}$로 측정되었다. 반면에 부정합 전위를 포함하는 기존 멤브레인은 각각 500$\AA$ 8.27${\times}10^{9}dyn/cm^{2}$ 그리고 9.3${\times}10^{8}dyn/cm^{2}$로 측정되었으며, 두 멤브레인의 이러한 차이는 부정합 전위에서 기인함을 알았다. 측정된 두 멤브레인의 Young's 모듈러스는 1.45${\times}10^{12}dyn/cm^{2}$로 동일하게 나타났다. 또, 도핑 농도 1.3${\times}10^{12}dyn/cm^{3}$에 대한 고농도로 붕소가 도핑된 실리콘의 유효 격자 상수 및 기존 멤브레인의 평면적 격자 상수 그리고 기존 멤브레인 내의 부정합 전위의 밀도는 각각 5.424$\AA$ 5.426$\AA$ 그리고 2.3${\times}10^{4}$/cm 로 추출되었으며, 붕소가 도핑된 실리콘의 부정합 계수는 1.04${\times}10^{23}$/atom으로 추출되었다. 한편 별도의 추가적인 공정없이 일반적인 에피 성장법을 사용하여 고농도로 붕소가 도핑된 실리콘층 위에 부정합 전위가 없는 에피 실리콘을 성장시켰으며, 이 에피 실리콘의 결정성은 매우 양호한 것으로 밝혀졌다. 또 부정합 전위가 없는 에피 실리콘에 n+/p 게이트 다이오드를 제작하고 그 전압-전류 특성을 측정한 결과 5V의 역 바이어스에서 0.6nA/$cm^{2}$의 작은 누설 전류값을 나타내었다.

• 대한전자공학회논문지SD
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• 제43권11호
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• pp.48-57
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• 2006

본 설계에서는 최근 부상하고 있는 motor control, 3-phase power control, CMOS image sensor 등 각종 센서 응용을 위해 고해상도와 저전력, 소면적을 동시에 요구하는 12b 200KHz 0.52mA $0.47mm^2$ 알고리즈믹 ADC를 제안한다. 제안하는 ADC는 요구되는 고해상도와 처리 속도를 얻으면서 동시에 전력 소모 및 면적을 최적화하기 위해 파이프라인 구조의 하나의 단만을 반복적으로 사용하는 알고리즈믹 구조로 설계하였다. 입력단 SHA 회로에서는 고집적도 응용에 적합하도록 8개의 입력 채널을 갖도록 설계하였고, 입력단 증폭기에는 folded-cascode 구조를 사용하여 12비트 해상도에서 요구되는 높은 DC 전압 이득과 동시에 층L분한 위상 여유를 갖도록 하였다. 또한, MDAC 커패시터 열에는 소자 부정합에 의한 영향을 최소화하기 위해서 인접 신호에 덜 민감한 3차원 완전 대칭 구조의 레이아웃 기법을 적용하였으며, SHA와 MDAC 등 아날로그 회로에는 향상된 스위치 기반의 바이어스 전력 최소화 기법을 적용하여 저전력을 구현하였다. 기준 전류 및 전압 발생기는 칩 내부 및 외부의 잡음에 덜 민감하도록 온-칩으로 집적하였으며, 시스템 응용에 따라 선택적으로 다른 크기의 기준 전압을 외부에서 인가할 수 있도록 설계하였다. 또한, 다운 샘플링 클록 신호를 통해 200KS/s의 동작뿐만 아니라, 더 적은 전력을 소모하는 10KS/s의 동작이 가능하도록 설계하였다. 제안하는 시제품 ADC는 0.18um n-well 1P6M CMOS 공정으로 제작되었으며, 측정된 DNL과 INL은 각자 최대 0.76LSB, 2.47LSB 수준을 보인다. 또한 200KS/s 및 10KS/s의 동작 속도에서 SNDR 및 SFDR은 각각 최대 55dB, 70dB 수준을 보이며, 전력 소모는 1.8V 전원 전압에서 각각 0.94mW 및 0.63mW이며, 시제품 ADC의 칩 면적은 $0.47mm^2$ 이다.

• 대한전자공학회논문지SD
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• 제46권3호
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• pp.60-68
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• 2009

본 논문에서는 HDTV와 같이 고해상도 및 고속의 동작을 동시에 요구하는 고화질 영상시스템 응용을 위한 10비트 200MS/s 65nm CMOS ADC를 제안한다. 제안하는 ADC는 고속 동작에서 저 전력 소면적 구현에 적합한 4단 파이프라인 구조를 기반으로 설계되었으며, 입력단 SHA 회로에서는 1.2V의 낮은 단일 전원 전압에서도 높은 입력 신호를 처리하기 위해 4개의 커패시터를 기반으로 설계하여 $1.4V_{p-p}$의 입력 신호를 ADC 내부 회로에서는 $1.0V_{p-p}$으로 낮추어 사용할 수 있도록 하였다. 또한 높은 전압이득을 갖는 증폭기를 필요로 하는 SHA와 MDAC1은 출력 임피던스가 감소하는 65nm CMOS 공정의 제약 사항을 극복하기 위해 통상적인 2단 증폭기 대신 3단 증폭기 구조를 기반으로 설계하였으며 200MS/s 높은 동작 속도를 고려하여 RNMC 및 multipath 주파수 보상기법을 추가하여 설계하였다. 전력 소모 최소화를 위해 스위치 기반의 바이어스 전력최소화 기법을 sub-ranging flash ADC에 적용하였고, 기준 전류 및 전압 발생기를 온-칩으로 집적하는 동시에 외부에서도 인가할 수 있도록 하여 시스템 응용에 따라 선택적으로 사용할 수 있도록 하였다. 제안하는 시제품 ADC는 65nm CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 10비트 해상도에서 각각 최대 0.19LSB, 0.61LSB 수준을 보이며, 동적 성능으로는 150MS/s와 200MS/s의 동작 속도에서 각각 54.4dB, 52.4dB의 SNDR과 72.9dB 64.8dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $0.76mm^2$이며, 1.2V 전원 전압과 200MS/s의 동작 속도에서 75.6mW의 전력을 소모한다.

• 전자공학회논문지
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• 제53권3호
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• pp.46-55
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• 2016

본 논문에서는 IF 대역의 고속 신호처리 시스템 응용을 위해 높은 동적성능을 가지는 13비트 100MS/s ADC를 제안한다. 제안하는 ADC는 45nm CMOS 공정에서 동작 사양을 최적화하기 위해 4단 파이프라인 구조를 기반으로 하며, 광대역 고속 샘플링 입력단을 가진 SHA 회로는 샘플링 주파수를 상회하는 높은 주파수의 입력신호를 적절히 처리한다. 입력단 SHA 및 MDAC 증폭기는 요구되는 DC 이득 및 넓은 신호범위를 얻기 위해 이득-부스팅 회로 기반의 2단 증폭기 구조를 가지며, 바이어스 회로 및 증폭기에 사용되는 소자는 부정합을 최소화하기 위해 동일한 크기의 단위 소자를 반복적으로 사용하여 설계하였다. 한편, 온-칩 기준전류 및 전압회로에는 배치설계 상에서 별도의 아날로그 전원전압을 사용하여 고속 동작 시 인접 회로 블록에서 발생하는 잡음 및 간섭에 의한 성능저하를 줄였다. 또한, 미세공정상의 잠재적인 불완전성에 의한 성능저하를 완화하기 위해 다양한 아날로그 배치설계 기법을 적용하였으며, 전체 ADC 칩은 $0.70mm^2$의 면적을 차지한다. 시제품 ADC는 45nm CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 각각 최대 0.77LSB, 1.57LSB의 값을 가지며, 동적성능은 100MS/s 동작 속도에서 각각 최대 64.2dB의 SNDR과 78.4dB의 SFDR을 보여준다. 본 시제품 ADC는 $2.0V_{PP}$의 넓은 입력신호범위를 처리하는 동시에 IF 대역에서 높은 동적성능을 확보하기 위해 사용공정상의 최소 채널 길이가 아닌 긴 채널 기반의 소자를 사용하며, 2.5V의 아날로그 전압, 2.5V 및 1.1V 두 종류의 디지털 전원전압을 사용하는 조건에서 총 425.0mW의 전력을 소모한다.