• 대한전자공학회논문지SD
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• 제46권2호
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• pp.85-92
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• 2009

본 논문은 시스톨릭 어레이와 덧셈기 트리를 조합한 하이브리드 구조를 갖는 MPEG-4 인코더용 전역 탐색 블록 정합 움직임 추정 회로를 제안한다. 제안된 회로는 적은 수의 클럭 싸이클로 움직임 추정을 할 수 있도록 시스톨릭 어레이를 활용하고, 필요한 회로 자원을 줄이기 위해서 덧셈기 트리를 활용한다. 1/2화소 움직임 추정을 위한 보간 회로는 6개의 덧셈기, 4개의 뺄셈기, 10개의 레지스터로 구성하였으며, 자원 공유 및 효율적인 스케줄링 기법을 통하여 성능을 향상시켰다. 정수화소 및 1/2 화소를 위한 움직임 추정 회로를 Verilog HDL을 사용하여 RTL에서 설계하였다. 130nm 표준 셀 라이브러리를 사용하여 합성한 논리 수준 회로는 218,257 게이트로 구성되었으며, D1($720{\times}480$) 이미지를 초당 94장 처리할 수 있다.

• 대한전자공학회논문지TC
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• 제47권7호
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• pp.93-101
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• 2010

본 논문에서는 GF(2)에서의 두 생성다항식에 의해 생성된 M-sequence로 Gold-Sequence를 생성한 후, Permutation을 해줌으로써 Hadamard 행렬의 특성을 가지게 됨을 살펴보았다. M-sequence는 선형 귀환 천이 레지스터 부호 생성기(Linear feedback shift register code generator)에 의해 생성되었으며, 두 개의 M-sequence에 의해 생성된 Gold-sequence의 첫 열에 $8\times1$의 영행렬을 추가하고 Permutation을 시켜줌으로써 Hadamard 행렬의 주요 성질인 직교성(Orthogonal)과 한 행렬과 이 행렬의 Transpose시킨 행렬의 결과가 단위행렬이 되고, 역행렬은 element-wise Inverse가 되며, 고속 Jacket행렬의 성질을 만족한다. 또한 선형 귀환 축차 생성기를 통하여 생성된 M-sequence의 1행과 1열을 추가함으로써 위에서 언급한 Hadamard 행렬의 주요 성질을 만족하고 L-matrix 와 S-matrix 를 통하여 고속변환이 가능함을 보인다.

• 대한전자공학회논문지SD
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• 제46권2호
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• pp.38-44
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• 2009

버스 시스템은 하나의 버스 내에 여러 개의 마스터와 슬레이브, 아비터 그리고 디코더로 구성되어 있다. 마스터는 CPU, DMA, DSP 등과 같은 데이터의 명령을 수행하는 프로세서를 말하며, 슬레이브는 SRAM, SDRAM, 레지스터 둥과 같이 명령에 응답하는 메모리를 말한다. 또한 아비터는 마스터가 동시간대에 버스를 이용할 수 없기 때문에 이를 중재하는 역할을 수행하는데, 어떠한 중재 방식을 선택하는가에 따라 버스 시스템의 성능이 크게 바뀔 수 있다. 일반적인 중재 방식에는 fixed priority 방식, round-robin 방식이 있으며, 이를 개선한 TDMA 방식과 Lottery bus 방식 등이 현재까지 제안되었다. 본 논문에서는 새로운 중재 방식인 스코어 중재 방식을 제안하고 이를 TLM 알고리즘으로 구성하여 일반적인 중재방식과 시뮬레이션을 통해 성능을 비교 분석하였다. 앞으로의 버스 중재 방식은 스코어 중재 방식을 기초로 더욱더 발전할 것이며, 버스 시스템의 성능을 향상시킬 것이다.

• 대한전자공학회논문지SD
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• 제45권6호
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• pp.89-95
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• 2008

본 논문에서는 필터방식 얼굴검출 하드웨어를 저전력 설계하고 그에 따른 전력 소모량을 분석하였다. 얼굴검출 하드웨어는 입력되는 영상에서 얼굴의 위치를 검출하며 내부적으로 6개 모듈과 11개의 모듈 간 버퍼가 삽입되어 각 모듈이 순환 연산한다. 따라서 저전력 설계를 위해 SLEEP 모드와 ACTIVE 모드를 적용하였고, 해당 하드웨어에 모듈별 그리고 레지스터별 클럭게이팅(Clock Gating) 기술을 적용하였다. 추가적으로 모듈간 버퍼는 메모리 파티션을 통해 메모리에서 소비하는 전력양을 줄였으며 게이트 레벨에서도 저전력 설계 기술(Gate level power optimization)을 적용하였다. 이는 삼성 0.18um 공정의 STD130 라이브러리를 사용하여 Synopsis(사)의 Power-Compiler를 통해 구현되었으며 동사의 Prime-Power에 의해 소비 전력량을 측정하였다. 그 결과 저전력 설계 기술을 적용하기 전과 비교하여 ACTIVE 모드일 경우 약 68%의 전력 소모를 줄였다.

• 대한전자공학회논문지SD
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• 제39권7호
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• pp.46-56
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• 2002

본 논문에서는 3세대 이동 통신 표준안의 하나인 cdma2000 1x를 지원하는 이동국 모뎀칩 개발에 사용된 하드웨어-소프트웨어 동시 검증 방법과 환경에 대해 기술한다. 하드웨어의 프로토타이핑 없이 레지스터 전송단계의 가상 하드웨어 모델과 물리 계층의 소프트웨어 모델을 채널링크 시뮬레이터, 다기능 테스트벤치와 유기적으로 결합하여 효과적인 통합 검증 환경을 구축함으로써 300만 게이트급의 복잡한 시스템 집적회로 개발 기간과 배용을 대폭 단축하였다.

• 대한전자공학회논문지SD
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• 제37권11호
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• pp.74-84
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• 2000

본 논문은 TMS320C30과 호환되는 DSP(Digital Signal Processor)를 설계하고 구현하는 과정을 다룬다. 구조 설계를 위하여 DSP의 파이프라인 사이클마다 일어나는 일을 정의하기 위한 CBS(Cycle Based Simulator)를 구현하였다. CBS는 특정 명령어가 수행되기 위한 기능블럭의 동작, 제어신호 값, 각종 레지스터 값, 메모리 값 내부 버스의 값들을 제공해 주기 때문에 VHDL 코딩시의 중요한 레퍼런스가 된다. 논리 설계는 VHDL을 사용하였다. 설계된 DSP 검증을 위하여 논리 시뮬레이션 및 하드우ㅔ어 에뮬레이션을 하였다. 설계된 DSP는 0.6${\mu}m$ CMOS 라이브러리를 이용하여 구현하였다. 칩 복잡도는 45만 게이트이며 칩 크기는 $9{\times}9mm^2$이고 동작 속도는 20 MIPS이다. 제작된 칩을 이용하여 114종 명령에서 109개의 명령어와 13종의 알고리즘을 수행시켜 정상적으로 동작하는 것을 확인하였다.

• 대한전자공학회논문지SD
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• 제41권6호
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• pp.59-70
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• 2004

SMT(Simultaneous Multi Threading)구조는 여러 개의 독립적인 쓰레드들로부터의 명령어들을 이용하여, 이슈 슬롯을 채울 수 있도록 하는 쓰레드 레벨 병렬 성을 사용함으로서, 결국 프로세서의 성능을 향상시킨다. 독립적인 여러 개의 준비된 쓰레드들을 갖는다는 것은 실행 유닛들이 무용의 상태로 남아 있는 가능성을 줄일 수 있다는 의미이며, 이러한 사항은 결국 프로세서의 효율성을 증가 시키게 된다. SMT 프로세서에서 그러한 이점을 이용하기 위해서는, 이슈 유닛은 서로 다른 쓰레드들로부터의 여러 명령어들 간의 흐름을 제어해서, 그러한 명령어들 사이에서 충돌이 일어나지 않도록 해야 하지만, 이러한 사실로 인해 SMT 프로세서의 이슈 로직은 매우 복잡해지게 된다. 따라서, 본 논문에서 제안된 SMT 구조는 순차적 이슈와 완료 방식을 채택하여, 복잡한 레지스터 리네이밍이나 재순차 버퍼 등을 사용할 필요가 없이 비교적 간단한 스코어보드 어레이만을 사용하는 이슈 구조를 사용할 수 있게 하였다, 그러나, 여전히 SMT용 스코어보드 구조는 일반적인 단일 쓰레드의 범용 프로세서의 경우보다는 훨씬 더 복잡하고 많은 비용이 소요된다. 본 논문은 ARM 기본의 순차적 SMT 아키텍처 상에서의 최적의 스코어보드메커니즘에 대한 구현을 제안한다.

• 전자공학회논문지
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• 제50권8호
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• pp.162-167
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• 2013

X-선과, ${\gamma}$-선을 이용한 형광분석장치는 현재 널리 쓰이는 물질의 고유특성을 분석하는 장치이다. 하지만 여러 가지 원인으로 인해 장치사용 시 측정 신호에서 중첩 현상이 발생한다. 검출 신호의 높이는 측정 물질의 특성을 반영하며 측정 물질을 정확히 분석하기 위해서는 중첩된 신호를 제거하거나 복원을 해야 한다. 현재 trapezoidal 필터는 형광분석장치에 널리 사용되고 있으며 중첩펄스 검출에서도 좋은 결과를 보이고 있다. 본 논문에서는 측정 신호의 사다리꼴 변형에 기반 한 중첩펄스 처리방법을 제안한다. 제안방법은 사다리꼴 필터를 이용한 최대값 검출 알고리즘에 두 개의 카운터와 몇 개의 레지스터만을 추가하여 추가적인 중첩펄스 처리 알고리즘을 구현하기 때문에 기존 방법에 비해 하드웨어 복잡도가 훨씬 적으면서도 정확히 중첩펄스를 처리 할 수 있다.

• 전기전자학회논문지
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• 제10권1호
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• pp.22-29
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• 2006

본 논문에서는 마이크로프로세서와 주변블록 사이에서 SDRAM을 사용함에 있어서 DMA(Direct Memory Access)에 의한 효율적인 SDRAM 접근방식을 제시하고 있다. 여기에서 마이크로프로세서는 AMBA 버스를 통해서 SDRAM에 접근을 하고 DMA는 DMA 전용 버스를 통해서 SDRAM에 접근한다. 마이크로프로세서가 SDRAM에 접근하지 않고 다른 레지스터에 접근하거나, 아니면 마이크로프로세서 캐쉬에서 히트(hit)신호가 발생하여 SDRAM에 접근할 필요가 없을 때에 주변 블록에서는 DMA를 통해서 SDRAM에 접근하여 데이타를 읽거나 쓰기 동작을 통해서 SDRAM을 효율적으로 사용할 수 있다. 이 방법은 DMA가 마이크로프로세서의 SDRAM 억세스를 최소한의 방해로 SDRAM을 사용할 수 있다. 이와 같은 방법을 이용함으로써 전체적인 시스템 효율을 높여 약 16.8% 정도의 성능 향상 효과를 가져옴을 확인 할 수 있었다.

• 대한전자공학회논문지SD
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• 제46권12호
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• pp.36-42
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• 2009

본 논문은 modified Booth 곱셈기를 위한 고성능 파이프라인 구조를 제안하고 있다. 제안하는 곱셈기 회로는 곱셈 속도를 향상시키기 위해 가장 널리 사용되는 기술인 modified Booth 알고리즘과 파이프라인 구조에 기반을 두고 있다. 최적의 파이프라인 곱셈기를 구현하기 위해 많은 실험이 수행되었다. 파이프라인의 단 수가 증가할수록 회로 속도 향상율이 회로 크기 증가율보다 더 크며, 파이프라인 레지스터를 적절한 위치에 삽입하는 것이 중요하다는 사실이 실험 결과를 통해 확인되었다. 제안하는 modified Booth 곱셈기 회로를 Verilog HDL로 설계하였으며 0.13um 표준 셀 라이브러리를 이용하여 게이트 수준 회로로 합성하였다. 합성된 회로는 다른 곱셈기들에 비해 좋은 성능을 나타내었으며, GHz 범위에서 동작할 수 있으므로 광통신 시스템과 같은 극히 높은 성능을 필요로 하는 응용 시스템에서 사용될 수 있다.