• 한국전자파학회논문지
• /
• 제17권8호
• /
• pp.773-787
• /
• 2006

비행체 탑재 레이다는 민군 겸용으로 기상에 관계없이 전천후로 비행체의 안전 항행, 임무 감시, 사격 통제, 충돌 회피, 이착륙 등 비행에 필수적인 항공 전자 장치이다. 본 논문에서는 헬기 탑재 다중 모드 X-밴드 펄스 도플러 레이다 시험 모델의 설계, 제작 및 비행 시험 결과를 제시한다. 레이다 시스템은 안테나부, 송수신부, 신호처리부와 전시부의 4개의 LRU로 구성되며, 개발 기술은 평판 슬롯 배열 안테나, TWTA 송신기, coherent I/Q detector, 디지털 펄스 압축, MTI, DSP 기반 도플러 FFT 필터, 적응 CFAR, 도플러 추정보상 기법, 비행 안정화 및 TWS 추적 처리기를 포함한다. 개발된 레이다 시스템의 설계 성능은 다양한 지상 고정 및 이동 시험과 헬기 탑재 비행 시험을 통하여 이동 비행체 이동 클러터 보상과 MTD 성능을 확인하였다.

• 한국지진공학회논문집
• /
• 제13권3호
• /
• pp.11-19
• /
• 2009

최근 대형구조물의 유지관리에 대한 관심이 커지고 있으며 자연재해, 구조물의 노후 등으로 구조적 안전성의 검토가 요구되는 대형구조물의 수가 급증하고 있는 실정이다. 실제 사용하고 있는 구조물의 구조적 특성은 최초 설계 당시의 특성과 차이점을 보이는 것이 일반적이며 부재의 균열 및 구조물의 노후화 등으로 인한 강성저하에 의하여 구조물의 동특성에 변화가 나타날 수 있다. 구조물의 동특성의 변화를 관찰하면 손상의 위치를 파악할 수 있으며 정량적 평가 또한 가능하다. 교량, 건물 등 구조물 모니터링에 사용되는 대표적 계측장비가 동적계측기이다. 현재 구조용 동적계측기는 각 센서와 계측기를 1:1로 연결하는 방식을 취하고 있어 많은 케이블 작업을 필요로 하기 때문에 센서를 부착하지 않고 원거리에서 진동을 측정하는 방법이 필요하다. 구조물의 동적응답 계측을 위하여 적용 가능한 비접촉식 방법으로는 레이저의 도플러효과 및 GPS를 이용하는 방법 등이 있으나 비경제적이기 때문에 교량구조물에 적용하기에 보편적이지 못하다. 그러나 영상 이미지를 이용하는 방법은 경제적이며 접근이 어려운 구조물의 진동 및 동특성 추출에 적합하다. 기존에 도 센서를 대신하여 카메라의 영상신호를 이용하는 연구가 수행되었으나 구조물에 부착된 target의 한 지점을 기록한 후 이미지 처리기법 을 이용하여 변위응답을 측정하는 방법으로서 측정 대상이 비교적 국한적일 수 있다. 그러므로 본 연구에서 제안한 DIC(Digital Image Correlation)기법을 이용한 다중 변위응답 측정기법을 검증하기 위하여 실내모형실험을 수행하였다.

• 한국통신학회논문지
• /
• 제24권12A호
• /
• pp.2015-2024
• /
• 1999

디지털 통신 시스템의 기저대역 신호처리를 효율적으로 구현하기 위한 새로운 복소수 필터구조를 제안하고, 이를 적용하여 채널등화용 적응 결정귀환 등화기 (Adaptive Decision-Feedback Equalizer; ADFE) 칩셋을 설계하였다. 새로운 복소수 필터구조는 기존의 2의 보수 대신에 redundant binary (RB) 수치계를 적용한 효율적인 복소수 승산 및 누적연산을 바탕으로 한다. 제안된 방법을 적용하면, N-탭 복소수 필터는 2N개의 RB 승산기와 2N-2개의 RB 가산기로 구현되며, 필터 탭 당 Tm,RB＋Ta,RB (단, Tm,RB, Ta,RB는 각각 RB 승산기 및 가산기의 지해 고속동작이 가능하다. 제안된 방법을 적용하여 설계된 ADFE는 FFEM (Feed-Foreward Equalizer Module)과 DFEM (Decision-Feedback Equalizer Module)로 구성되며, 필요에 따라 필터 탭을 확장할 수 있도록 설계되었다. 2-탭 복소수 필터, LMS 계수갱신 회로 및 부가회로 등으로 구성되는 각 모듈은 COSSAP과 VHDL을 이용한 모델링 및 검증과정을 거쳐 0.8-㎛ SOG (Sea-Of-Gate) 셀 라이브러리를 사용하여 논리합성 되었으며, 26,000여개의 게이트로 구성된다.

• 대한전자공학회논문지SD
• /
• 제47권7호
• /
• pp.61-69
• /
• 2010

본 논문에서는 기존 폴딩 구조의 A/D 변환기(ADC)가 지닌 경계조건 비대칭 오차를 극복하기 위해 홀수개의 폴딩 블록을 사용한 1.2V 8b 800MSPS CMOS ADC를 제안한다. 제안하는 ADC는 저 전력소모를 위해 폴딩 구조에 저항열 인터폴레이션 기법을 적용하고, 높은 folding rate(FR=9)를 극복하기 위해 cascaded 폴딩 구조를 채택하였다. 특히 폴딩 ADC의 주된 문제인 아날로그 신호의 선형성 왜곡과 offset 오차 감소를 위해 홀수개의 폴딩 블록을 사용하는 신호처리 기법을 제안하였다. 또한 스위치를 사용한 ROM 구조의 인코더를 채택하여 $2^n$ 주기를 가지지 않는 디지털 코드를 일반적인 바이너리 코드로 출력하였다. 제안하는 ADC는 $0.13{\mu}m$ 1P6M CMOS 공정을 사용하여 설계되었으며, 유효면적은 870um$\times$980um이다. 입력주파수 10MHz, 800MHz의 변환속도에서 150mW의 낮은 전력소모 특성을 보이며 SNDR은 44.84dB (ENOB 7.15bit), SFDR은 52.17dB의 측정결과를 확인하였다.

• 대한전자공학회논문지SD
• /
• 제45권3호
• /
• pp.77-85
• /
• 2008

본 논문에서는 TFT-LCD 디스플레이 및 디지털 TV 시스템 응용과 같이 고속으로 동작하며 고해상도, 저전력 및 소면적을 동시에 요구하는 고화질 영상시스템 응용을 위한 12비트 130MS/s 108mW $1.8mm^2$ 0.18um CMOS ADC를 제안한다. 제안하는 ADC는 3단 파이프라인 구조를 사용하여 고해상도와 높은 신호처리 속도에서 전력 소모 및 면적을 최적화하였다. 입력단 SHA 회로에는 Nyquist 입력에서도 12비트 이상의 정확도로 신호를 샘플링하기 위해 게이트-부트스트래핑 회로를 적용함과 동시에 트랜스컨덕턴스 비율을 적절히 조정한 2단 증폭기를 사용하여 12비트에 필요한 높은 DC 전압 이득과 충분한 위상 여유를 갖도록 하였으며, MDAC의 커패시터 열에는 높은 소자 매칭을 얻기 위하여 각각의 커패시터 주위를 공정에서 제공하는 모든 금속선으로 둘러싸는 3차원 완전 대칭 구조를 갖는 레이아웃 기법을 적용하였다. 한편, 제안하는 ADC에는 전원 전압 및 온도에 덜 민감한 저전력 기준 전류 및 전압 발생기를 온-칩으로 집적하여 잡음을 최소화하면서 시스템 응용에 따라 선택적으로 다른 크기의 기준 전압 값을 외부에서 인가할 수 있도록 하였다. 제안하는 시제품 ADC는 0.18um n-well 1P6M CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 12비트 해상도에서 각각 최대 0.69LSB, 2.12LSB의 수준을 보이며, 동적 성능으로는 120MS/s와 130MS/s의 동작 속도에서 각각 최대 53dB, 51dB의 SNDR과 68dB, 66dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $1.8mm^2$이며 전력 소모는 1.8V 전원 전압과 130MS/s에서 108mW이다.

• 한국음향학회지
• /
• 제28권2호
• /
• pp.119-126
• /
• 2009

본 논문에서 제안한 줄 없는 기타는 크게 레이저 현과 프렛, 음 합성 알고리듬과 프로세서로 구성된다. 레이저 현은 레이저 모듈과 포토다이오드를 이용하여 스트로크와 아르페지오를 표현할 수 있도록 하였고, 프렛은 전압 분배기를 이용하여 구현하였다. 몸통은 물리적 모델링 합성법을 이용하였기 때문에 줄 없는 기차에는 울림통의 역학을 하는 물리적인 몸통이 없다. 제안한 기타의 프렛은 실제 프렛을 동일하게 표현할 수 있어 기존의 코드 글러브를 이용한 로드 표현뿐 아니라 실제 기타와 같은 솔로 연주도 가능하다. 해머링 온, 풀링 오프, 슬라이딩과 같이 프렛 변화가 있는 연주음은 전압 분배기로부터 받은 프렛의 정보를 파라미터로 사용하여 합성한다. 연구법에 따른 음의 피치 변화는 디지털 도파관 모델에서 파동의 전파 속도 변화로 표현하였다. 이 합성 모델은 동일 프렛에서 현의 장력을 변화시켜 연주하는 비브라토 음도 합성 할 수 있다. 레이저 현과 프렛으로부터 받아들인 정보를 합성 알고리듬의 파라미터로 변환하여 기타 음을 생성하고 이를 실시간으로 출력할 수 있도록 TMS320F2812를 사용하였다. 웹에 공개한 동영상에는 제안한 알고리듬과 인터페이스를 이용하여 실시간으로 합성한 '아리랑' 연주를 볼 수 있다. 제안한 알고리듬이 피치 변화를 표현하는 기타 솔로 연주법에 효과적이고 줄 없는 기타로 실시간 연주가 가능함을 확인할 수 있다.

• 전자공학회논문지C
• /
• 제36C권2호
• /
• pp.1-13
• /
• 1999

디지털 신호처리용 응용 프로그램의 복잡도가 증가햐면서, 효율적인 컴파일러를 지원하는 DSP 프로세서 구조의 필요성이 증대되고 있다. 많은 범용 레지스터와 직교적(orthogonal)인 명령어 집합을 가지는 RISC프로세서 구조에 메모리 오퍼랜드, 전용 어드레스 계산 유닛, 단일 사이클 MAC 명령어, zero-overhead 하드웨어 루프 등 DSP 프로세서의 구조적 특징을 가하여 효율적인 컴파일러를 가지는 고성능의 RISC 기반 DSP를 구현할 수 있다. 본 논문에서는 이 네 가지 DSP 아키텍쳐 구성 요소를 지원하는 코드변환기를 개발하고, 이를 이용하여 각각의 DSP 아키텍쳐 구성 요소들을 보완하였을 때 성능에 미치는 영향을 정량적으로 평가하였다. 성능 평가 실험에는 C 언어로 작성된 7개의 DSP 벤치마크 프로그램과 QCELP 음성 부호화기를 이용하였으며, 평가 결과를 RISC 프로세서뿐만 아니라 Texas Instruments 사의 TMS320C3x, TMS320C54x, TMS320C5x DSP 프로세서와 비교하였다.

• 정보처리학회논문지A
• /
• 제13A권5호
• /
• pp.413-420
• /
• 2006

대부분의 디지털 신호 처리기 (Digital Signal Processor)는 두 개 이상의 메모리 뱅크를 가지는 하버드 아키텍처 (Harvard architecture)를 지원한다. 다중 메모리 뱅크 중에서 하나는 프로그램용으로 나머지는 데이터용으로 사용하여 프로세서가 한 명령어 사이클에 메모리의 여러 데이터에 동시 접근을 가능하게 한다. 이전 연구에서 우리는 다중 메모리 뱅크에 효율적으로 데이터를 할당하는 방법에 대하여 논하였다. 본 논문에서는 이전 연구의 확장으로 런타임 메모리의 최적화에 대한 우리의 최근 연구에 대하여 소개한다. 듀얼 데이터 메모리 뱅3(Dual Data Memory Bank)를 효율적으로 이용하기 위해 각 메모리 뱅크에 할당된 변수를 관리하기 위한 독립적인 두 개의 런타임 스택이 필요하다. 프로시저에 대한 두 메모리 뱅크의 활성화 레코드(Activation Record)의 크기는 각 메모리 뱅크에 할당된 변수의 개수가 일정하지 않기 때문에 다를 수 있다. 따라서 여러 개의 프로시저가 연속으로 호출될 때 두 개의 런타임 스택의 크기가 크게 달라질 수 있다. 이러한 두 메모리 뱅크 사이의 불균형은 하나의 메모리에 여유 공간이 있음에도 불구하고 다른 하나의 메모리 뱅크의 사용량이 온칩 메모리(on-chip memory)범위를 초과하는 원인이 될 수 있다. 본 논문에서는 온칩 메모리를 효율적으로 사용하기 위해 두 런타임 스택의 균형 맞추기를 시도했다. 본 논문에서 제안하는 알고리즘은 상대적으로 단순하지만 효율적으로 런타임 메모리를 사용할 수 있다는 것을 실험결과를 통해 보여주고 있다.

• 전자공학회논문지
• /
• 제49권12호
• /
• pp.184-193
• /
• 2012

본 논문에서는 고속 직렬 링크에 사용할 수 있는 5비트 2.0GS/s 2-way time interleaved 파이프라인 ADC 기반의 수신기를 소개한다. 샘플링 주파수를 높이기 위해, ADC 각 단은 트랙킹과 증폭이 동시에 수행되는 전류 모드 구조를 사용하였다. 또한 ADC 각단에 1-tap FIR 등화기를 탑재하여 별도의 디지털 후처리 없이 채널의 ISI를 감소시켰다. 제안한 수신기는 110nm 공정을 사용하여 설계하였다. 메모리를 제외한 수신기는 $0.58{\times}0.42mm^2$의 크기를 갖고, 동작전압 1.2V에서 91mW의 전력을 소모한다. 시뮬레이션 결과 2.0GS/s 샘플링 주파수에서 20MHz의 입력 주파수와 Nyquist 주파수인 1.0GHz 입력신호에 대하여 동일하게 26.0dB의 SNDR과 4.0비트의 ENOB특성을 확보하였다.

• 정보처리학회논문지A
• /
• 제12A권5호
• /
• pp.413-420
• /
• 2005

부동소수점 제곱근 계산에 많이 사용하는 뉴톤-랍손 부동소수점 역수 제곱근 알고리즘은 일정한 횟수의 곱셈을 반복하여 역수 제곱근을 계산한다. 본 논문에서는 뉴톤-랍손 역수 제곱근 알고리즘의 반복 과정의 오차를 예측하여 오차가 정해진 값보다 작아지는 시점까지 반복 연산하는 알고리즘을 제안한다. `F`의 역수 제곱근 계산은 초기값 '$X_0={\frac{1}{\sqrt{F}}}{\pm}e_0$'에 대하여, '$X_{i+1}=\frac{{X_i}(3-e_r-{FX_i}^2)}{2}$, $i\in{0,1,2,{\ldots}n-1}$'을 반복한다. 중간 곱셈 결과는 소수점 이하 p 비트 미만을 절삭하며, 절삭 오차는 '$e_r=2^{-p}$' 보다 작다. p는 단정도실수에서 28, 배정도실수에서 58이다. '$X_i={\frac{1}{\sqrt{F}}}{\pm}e_i$'라고 하면 '$X_{i+1}={\frac{1}{\sqrt{F}}}-e_{i+1}$, $e_{i+1}{<}{\frac{3{\sqrt{F}}{{e_i}^2}}{2}}{\mp}{\frac{{Fe_i}^3}{2}}+2e_r$이 된다. '$|{\frac{\sqrt{3-e_r-{FX_i}^2}}{2}}-1|<2^{\frac{\sqrt{-p}{2}}}$'이면,'$e_{i+1}<8e_r$이 부동소수점으로 표현 가능한 최소값보다 작아지며, '$X_{i+1}\fallingdotseq{\frac{1}{\sqrt{F}}}$'이다. 본 논문에서 제안한 알고리즘은 입력 값에 따라서 곱셈 횟수가 다르므로, 평균 곱셈 횟수를 계산하는 방식을 도출하고, 여러 크기의 근사 역수 제곱근 테이블($X_0={\frac{1}{\sqrt{F}}}{\pm}e_0$)에서 단정도실수 및 배정도실수의 역수 제곱근 계산에 필요한 평균 곱셈 횟수를 계산한다 이들 평균 곱셈 횟수를 종래 알고리즘과 비교하여 본 논문에서 제안한 알고리즘의 우수성을 증명한다. 본 논문에서 제안한 알고리즘은 오차가 일정한 값보다 작아질 때까지만 반복하므로 역수 제곱근 계산기의 성능을 높일 수 있다. 또한 최적의 근사 역수 제곱근 테이블을 구성할 수 있다. 본 논문의 연구 결과는 디지털 신호처리, 컴퓨터 그라픽스, 멀티미디어, 과학 기술 연산 등 부동소수점 계산기가 사용되는 분야에서 폭 넓게 사용될 수 있다.