• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2009년도 춘계학술대회 논문집
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• pp.99-100
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• 2009

탄화규소를 이용한 1200V급 MOSFET 소자 제작을 위하여 특성 simulation을 수행하였다. 1200V 내압을 얻기 위해서 불순물 농도가 5E15/cm3이고 에피층의 두께가 12um인 상용 탄화규소 웨이퍼를 기준으로 하였으며 채널 저항을 줄이기 위해 채널길이를 $0.5{\mu}m$로 하였다. 게이트전압이 13V, 드레인 전압이 4V에서 specific on-resistance 값은 $12m\;{\Omega}cm^2$로 매우 우수한 특성을 보이고 있다. P-body의 표면 농도를 5E16/cm3 에서 1E18/cm3으로 변화시키면서 소자의 전기적 특성을 예측하였으며 실험 결과와 비교하여 특성 변수를 추출하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2002년도 춘계종합학술대회
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• pp.261-263
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• 2002

CMOS 소자들은 고속 동자 및 고집적을 위해 50nm이하로 작아지고 있다. 소자 scaling에서 중요한 것은 스케일 되지 않은 문턱 전압($V^{th}$ ), 고 전계, 기생 소스/드레인 저항과 임의의 dopant 분배에 의한 $V^{th}$ 변화율이다. 이런 일반적인 소자의 scaling down 문제들을 해결하기 위해 새로운 소자의 구조가 제안된다. 본 논문에서는 이런 문제들을 해결하기 위해 main-gate와 side-gates를 갖는 double-gate MOSFET에 대해 조사하였다.

• 융합신호처리학회논문지
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• 제11권2호
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• pp.163-168
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• 2010

본 논문에서는 전력용 반도체 소자를 위한 과열보호시스템의 설계 및 구현에 관한 내용을 다룬다. 제안된 시스템은 전력용 반도체 소자의 온도를 검출하기 위해서 별도의 온도센서나 트랜지스터를 사용하는 기존의 방법과 달리 파워 MOSFET의 $R_{ds(on)}$ 특성만을 이용한다. 과열보호를 위한 제안된 방법은 IRF840 파워 MOSFET를 이용하여 성공적으로 시험되었다. 제안된 과열보호 알고리즘을 구현하기 위해 PIC 마이크로컨트롤러인 PIC16F877A 소자를 사용하였다. 내장된 10-bit A/D 변환기는 IRF840의 소스와 드레인 전압변화를 검출하기 위해 이용된다. 측정된 소스-드레인 간 전압으로부터 도출된 온도-저항 간의 관계식은 파워 MOSFET의 게이트 트리거 신호를 제어한다. 만약 검출된 온도 전압의 임계값이 설정된 임의의 보호온도 전압 값을 초과할 때 마이크로컨트롤러는 파워 MOSFET으로부터 트리거 신호를 제거시켜 파워 MOSFET이 과열되는 것을 방지한다. 실험결과는 제안된 시스템이 정확도 측면에서 1.5%의 오차 이내로 정확함을 보여주었다.

• 대한전자공학회논문지
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• 제21권6호
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• pp.34-41
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• 1984

RMOS(refractors metal oxide semiconductor)의 게이트 금속으로 사용되는 Mo2N/Mo 이중층을 N2와 Ar을 혼합하여 저온의 반응성 스펏터링법으로 제조하였다. Ar : N2=95 : 5로 혼합된 가스 분위기에서 반응성 스펏터링을 할 때 Mo2N이 잘 형성되었다. 이렇게 제조한 Mo2N 박막은 면저항이 약 1.20∼1.28Ω/□로서 다결정 실리콘의 1/10정도가 되어 반도체 소자의 동작속도를 크게 향상시킬 것으로 기대된다. 1100℃의 N2분위기에서 PSC(phosphorus silicate glass)를 불순물 확산원으로 하여 소오스와 드레인의 불순물 확산을 할때 Mo2N 박막이 Mo으로 환원되어 확산전의 면저항보다 훨씬 작은 약 0.38Ω/□정도의 면저항을 나타내었다. 본 실험에서 제작한 자기정렬된 RMOSFET의 문턱전압은 약 -1.5V이고 결핍과 증가의 두 가지 동작특성을 나타내었다.

• 대한전자공학회논문지SD
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• 제45권5호
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• pp.12-18
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• 2008

본 연구는 PC(polycarbonate) 기판 위에 소스(source)/드레인(drain) 전극으로 Ag 페이스트를 스크린 인쇄하여 OTFT(organic thin film transistor)를 제작하였다. 또한 이렇게 제작된 OTFT를 적용하여 OTFT-OLED(organic light emitting diode) 어레이를 제작하였으며 OTFT의 소스 및 드레인 전극과 더불어 데이터 배선전극을 Ag 페이스트를 이용하여 형성하였다. Ag 페이스트는 스크린 마스크의 mesh에 따라 325 mesh용과 500 mesh용을 사용하였으며, 325 mesh용 페이스트는 선폭 60 ${\mu}m$, 500 mesh용 페이스트는 선폭 40 ${\mu}m$까지 인쇄가 가능하였다. 그리고 면저항은 각각 $60m{\Omega}/\square,\;133.1m{\Omega}/\square$이었다. 제작된 OTFT의 성능은 이동도가 자각 0.35 $cm^2/V{\cdot}sec$와 0.12 $cm^2/V{\cdot}sec$, 문턱전압 -4.7 V와 0.9 V이었으며, 전류 점멸비는 ${\sim}10^5$이었다. OTFT-OLED 어레이는 인쇄성이 우수한 500 mesh용 Ag 페이스트를 사용하였으며 OTFT의 채널길이를 50 ${\mu}m$로 설계하여 제작하였다. OTFT-OLED 어레이의 화소는 2개의 OTFT, 1개의 캐패시터 그리고 1개의 OLED로 구성하였고, 크기는 $2mm{\times}2mm$이며, 해상도는 $16{\times}16$ 이다. 제작된 어레이는 일부 불량 화소를 포함하고 있지만 능동형 모드로 동작함을 확인할 수 있었다.

• 센서학회지
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• 제4권4호
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• pp.29-40
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• 1995

본논문(本論文)에서는 정전유도(靜電誘導) 트랜지스터의 잡음원인분석(雜音原因分析)을 위하여 직류(直流) 및 잡음특성(雜音特性), 잔존성분(殘存成分), 입력용량등(入力容量等)의 정무화(定武化)에 필요(必要)한 잡음(雜音) 등가회로(等價回路)를 제안(提案)하였다. 가장 단순(單純)한 잡음(雜音) 등가회로(等價回路)는 정전유도(靜電誘導) 트랜지스터의 동작원리(動作原理)에 의한 모델이며, 이 모델에 의한 실측치(實測値)가 산탄(shot) 잡음(雜音)보다 작게 나타났다. 소스 저항(抵抗)이 삽입(揷入)된 등가회로(等價回路)에서는 소스 저항(抵抗)의 부귀환효과(負歸還效果)에 의하여 산탄 잡음(雜音)이 저감(低減)됨을 확인(確認)하였다. 정확(正確)한 잡음저감원인(雜音低減原因)을 분석(分析)하기 위하여 소스 저항(抵抗)과 드레인 저항(低抗)의 계산식(計算式)을 유도(誘導)하기 위한 등가회로(等價回路)를 제안(提案)하였다. 등가회로(等價回路) 확인(確認) 실험(實驗)에서는 잔존성분(殘存成分)에 대한 신호원저항(信號源抵抗)과 출력부하저항(出力負荷抵抗)의 영향(影響)은 작으며, 잔존성분(殘存成分)은 입력환산등가잡음저항(入力換算等價雜音抵抗)으로 나타낼 수 있다. 또한, 입력용량(入力容量)은 부하저항(負荷抵抗)이 $0{\Omega}$일 때 13.6pF이며, 게이트 배선등(配線等) 정전유도(靜電誘導) 트랜지스터 동작(動作)에 직접(直接) 관여(關與)하지 않는 용량(容量)은 10pF정도(程度)이다.

• 한국재료학회:학술대회논문집
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• 한국재료학회 2011년도 춘계학술발표대회
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• pp.242.1-242.1
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• 2011

산화물 반도체는 높은 이동도와 낮은 공정 온도, 넓은 밴드갭으로 인한 투명성등 많은 장정을 가지고 있어 최근 많이 연구되고 있다. 그 중에서도 InGaZnO (IGZO)는 In, Ga 함유량으로 박막의 전기적 특성을 쉽게 조절할 수 있고 상온에서 비정질 상태로 증착되어 균일성에 장점이 있다. IGZO 박막을 TFT에 적용 시 MOSFET과는 다르게 축적 상태에서 채널이 형성되기 때문에 산화물 반도체 내에 캐리어 농도는 TFT 특성에 많은 영향을 미친다. 또한, 실리콘 기반의 트랜지스터는 이온 주입 및 확산 공정을 통해서 선택적으로 $10^{20}/cm^3$ 이상의 고농도 도핑을 실시하여 좋은 트랜지스터 특성을 확보할 수 있으나 IGZO 박막에는 이러한 접근이 불가능하다. 따라서 IGZO 박막의 캐리어 농도를 조절할 수 있으면 소스/드레인과 반도체의 접촉 저항 감소 및 전계 효과 이동도등 많은 특성을 개선할 수 있다. 본 연구에서는 UV light를 이용하여 IGZO 박막의 캐리어 농도를 조절하였다. IGZO 박막은 UV light 조사로 인해 Mo와 IGZO박막의 접촉저항이 $3{\times}10^3\;{\Omega}^*cm$에서 $1{\times}10^2\;{\Omega}^*cm$로 감소하였다. 이는 UV 조사로 표면에 금속-OH 결합이 생성되어 IGZO 박막의 캐리어 농도가 ${\sim}5{\times}10^{15}/cm^3$에서 ${\sim}3{\times}10^{17}/cm^3$까지 증가하기 때문이다. 또한 표면에 생성된 OH기는 강한 친수성 성질을 보여주고 표면의 높은 에너지 상태는 Self-Assembly Monolayer (SAM) 공정 적용이 가능 하다. 본 실험에서는 SAM 공정을 적용하여 IGZO-based TFT 제작에 성공하였고, 이 TFT는 UV 조사 시간에 따라 전계 효과 이동도가 0.03 $cm^2/Vs$에서 2.1 $cm^2/Vs$으로 100배 정도 증가하였다.

• 전기전자학회논문지
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• 제8권1호
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• pp.152-159
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• 2004

본 연구에서는 Bi-DMOS 기술을 이용하여 SMPS용 고내압 스윗칭 전력소자 내장형 one-chip PWM IC를 설계하였다. 기준전압회로는 다양한 온도와 공급전압의 변화에도 일정한 전압(5V)을 발생시킬 수 있도록 설계하였고, 오차 증폭기의 경우, 높은 dc gain$({\simeq}65.7db)$, unity frequency$({\simeq}189Khz)$, 적절한 $PM({\simeq}76)$를 가지면서 높은 입력저항을 갖도록 설계하였다. 비교기는 2단 구성으로 설계를 하였고, 삼각파 발생회로 경우, 외부 저항과 캐패시터를 이용해서 발진 주파수(20K), output swing 폭(3.5V)을 갖는 삼각파를 발생시켰다. 스윗칭 파워소자는 SOI 기판을 사용하고, 확장 드레인 영역의 길이와 도핑 농도를 적절히 조정, 350V급 내압을 갖는 n-LDMOSFET을 설계 하였다. 최종적으로, layout은 각 소자에 대한 디자인 룰(2um 설계 룰)을 설정하였고, Bi-DMOS 공정 기술을 바탕으로 PWM IC 회로와 n-LDMOSFET one-chip IC를 설계하였다.

• 전자공학회논문지SC
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• 제39권4호
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• pp.25-35
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• 2002

본 논문에서는 단일 폴리 공정을 기반으로 하여 8b 해상도로 200MHz의 고속 동작을 하기 위해 최적화된 시간 공유 서브레인징 ADC(Analog-to-Digital Converter)를 제안한다. 제안하는 ADC는 높은 정확도를 요구하는 하위 ADC에 이중 채널 구조를 적용하여 높은 샘플링 주파수를 보장하였고, 새로운 기준 전압 인가 방식을 적용하여 기준 전압의 빠른 정착 시간을 얻으면서 동시에 칩 면적을 크게 감소시켰다. 기준 전압을 생성하는 저항열에서는 선형성 및 속도 향상을 위해 기존의 인터메쉬드 구조를 보완한 새로운 저항열을 사용하였다. 8 비트 수준의 정밀도에서 면적 및 전력 소모를 최소화하기 위해 공통 드레인(common- drain) 증폭기 구조를 사용하여 샘플-앤-홀드 증폭기(Sample-and-Hold Amplifier：SHA)를 설계하였으며, 입력단에 스위치와 캐패시터로 구성된 동적 공통 모드 궤환 회로(Dynamic Common Mode Feedback Circuit)를 사용하여 SHA의 동적 동작 범위(dynamic range)를 증가시켰다. 동시에 상위 ADC와 하위 ADC간의 신호 처리를 단순화시키기 위해 상위 ADC에 새로운 인코딩 회로를 제안하였다.

• 한국위성정보통신학회논문지
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• 제11권4호
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• pp.27-32
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• 2016

종래의 이중 확산된 드레인을 갖는 n형 MOSFET(DDD_NMOS) 소자는 매우 낮은 스냅백 홀딩 전압을 갖는 SCR 특성을 나타내므로 정상적인 동작 동안 래치업 문제를 초래한다. 그러나, 본 연구에서 제안하는 counter pocket source (CPS) 구조를 갖도록 변형된 DDD_NMOS 구조의 SCR 소자는 종래의DDD_NSCR_Std 표준소자에 비해 스냅백 홀딩 전압과 온-저항을 증가시켜 우수한 정전기 보호 성능과 높은 래치업 면역 특성을 얻을 수 있는 것으로 확인되었다.