• 한국전자파학회논문지
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• 제18권8호
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• pp.970-976
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• 2007

본 논문에서는 2비트 시그마-델타 변조기를 도입한 새로운 구조의 폴라 트랜스미터에 대해 논의한다. 제안된 구조에서는 2비트 시그마-델타 변조 방식을 도입하여 양자화 잡음을 낮추도록 하였다. 전력 증폭기는 2비트 디지털 처리된 진폭 신호를 받아들이기 위하여 2진법의 형태로 분할되도록 고안되었다. 새로운 구조의 폴라 트랜스미터를 EDGE 시스템에 적용하여 시뮬레이션 한 결과, 전체 전송 대역에서 스펙트럼 특성이 개선되는 것을 확인할 수 있었다. 2비트 변조기에 세밀한 양자화 방식을 적용함으로써 오버 샘플링 비가 2배 이상 증가한 정도의 잡음 감소 특성을 얻을 수 있었고 오버 샘플링 비를 증가시키지 않고도, 트랜스미터 출력 신호의 주파수 잡음을 10dB 이상 낮출 수 있었다. 또한, 전력 증폭기를 2진법으로 분할한 결과 다이나믹 영역이 5dB 정도까지 증가하는 효과를 얻었다.

• 전기전자학회논문지
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• 제18권2호
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• pp.263-271
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• 2014

본 논문에서는 모바일 기기의 배터리 전력관리 IC(Battery Management IC)에서 전압 및 온도를 측정하여 디지털 신호로 바꾸어 주는데 필요한 시그마-델타 모듈레이터를 설계하였다. 제안하는 이산-시간 시그마-델타 모듈레이터는 2차의 단일 비트 구조이고 0.13um CMOS 공정으로 제작되었다. 모듈레이터의 소모전류를 줄이기 위하여 switched-opamp 방식을 적용하여 설계하였다. 제안하는 모듈레이터는 오버 샘플링 비율이 256 일 때 256kHz의 클락 주파수에서 83-dB의 dynamic range와 81.7dB의 peak signal-to-(noise + distortion) ratio(SNDR)를 가진다. 3.3 V의 전원전압에서 0.66 mW의 전력을 소모하며 모듈레이터 코어의 면적은 $0.425mm^2$ 이다.

• 대한전자공학회논문지SD
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• 제45권3호
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• pp.44-53
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• 2008

본 논문에서는 휴대용 오디고 제품의 헤드폰 구동을 위한 델타-시그마 변조기법 기반의 D급 증폭기를 제안한다. 제안된 D급 증폭기는 고성능 단일 비트 4차 델타-시그마 변조기를 이용하여 펄스폭 변조 신호를 발생시킨다. 높은 신호 대 잡음비를 얻는 것과 동시에 시스템의 안정성 확보를 위하여 시뮬레이션을 통해 변조기 루프필터의 폴과 제로를 최적화하였다. 테스트 칩은 $0.18{\mu}m$ CMOS 공정으로 제작되었다. 칩 면적은 $1.6mm^2$ 이며, 20Hz 부터 20kHz까지의 신호대역을 대상으로 동작한다. 3V 전원전압과 32옴의 로드를 사용하여 측정된 출력은 0.03% 이하의 전고조파 왜율을 갖는다.

• 한국정보전자통신기술학회논문지
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• 제11권5호
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• pp.531-537
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• 2018

스퍼의 크기를 줄이기 위해 델타-시그마 변조기와 스퍼감소회로가 도입된 위상고정루프(PLL)를 제안하였다. 델타-시그마 변조기는 스퍼 잡음을 높은 주파수 대역으로 이동시켜 루프필터가 잡음 제거를 쉽게 할 수 있도록 해준다. 이는 위상고정루프의 대역폭을 적절히 조절하면 스퍼 크기를 크게 감소시킬 수 있다. 스퍼감소회로는 한주기당 발생하는 루프필터 전압변화를 작게 하여 스퍼 크기가 감소되도록 한다. 제안한 스퍼감소회로는 위상고정루프의 크기에 거의 영향이 없을 정도로 간단하게 설계하였다. 이 두 가지 방법을 사용한 제안된 위상고정루프는 $0.18{\mu}m$ CMOS 공정에서 1.8V의 공급전압으로 설계되었으며, 시뮬레이션을 통해 제안된 위상고정루프의 스퍼 크기가 거의 20dB 감소된 것을 확인하였다. 스퍼의 크기가 크게 감소된 위상고정루프는 대역폭이 좁은 통신시스템에 크게 활용될 수 있다.

• 한국정보전자통신기술학회논문지
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• 제11권6호
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• pp.651-657
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• 2018

스퍼의 크기를 줄이기 위해 델타-시그마 변조기와 스퍼감소회로가 도입된 위상고정루프(PLL)를 제안하였다. 델타-시그마 변조기는 스퍼 잡음을 높은 주파수 대역으로 이동시켜 루프필터가 잡음 제거를 쉽게 할 수 있도록 해준다. 이는 위상고정루프의 대역폭을 적절히 조절하면 스퍼 크기를 크게 감소시킬 수 있다. 스퍼감소회로는 한주기당 발생하는 루프필터 전압변화를 작게 하여 스퍼 크기가 감소되도록 한다. 제안한 스퍼감소회로는 위상고정루프의 크기에 거의 영향이 없을 정도로 간단하게 설계하였다. 이 두 가지 방법을 사용한 제안된 위상고정루프는 $0.18{\mu}m$ CMOS 공정에서 1.8V의 공급전압으로 설계되었으며, 시뮬레이션을 통해 제안된 위상고정루프의 스퍼 크기가 거의 20dB 감소된 것을 확인하였다. 스퍼의 크기가 크게 감소된 위상고정루프는 대역폭이 좁은 통신시스템에 크게 활용될 수 있다.

• 전자공학회논문지
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• 제52권5호
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• pp.51-57
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• 2015

본 논문에서는 생체 신호 처리를 위한 14비트 이상의 고 해상도를 갖는 A/D 변환기 설계를 위하여 공급 전압이 1.8V인 CMOS 델타-시그마 변조기를 설계하였다. 본 논문에서 제안하는 4차 델타 시그마 변환기는 타임 인터리빙 기술을 이용하여 회로를 시간에 따라 재구성해 연산증폭기를 재사용하는 구조를 통해 차수에 따라 4개의 연산증폭기가 필요한 회로를 2개의 연산증폭기 만으로 구동 시켰다. 또한 스위치드 커패시터 적분기 구조상의 특징인 샘플링 시간과 적분 시간의 동작에 따라 샘플링 커패시터의 크기를 조절함으로서 저항 성분으로부터 발생하는 열잡음인 KT/C 잡음을 감소시킬 수 있는 회로를 제안하였다. 제안한 델타-시그마 변조기는 Magna 0.18um CMOS n-well 1 폴리 6메탈 공정을 이용하여 제작되었으며 제작된 칩의 측정 결과 전력소모는 1.8V 전원 전압에서 $828{\mu}W$이고 샘플링 및 입력 주파수가 256KHz, 1KHz일 때 최대 SNDR은 75.7dB, DR은 81.3dB로 측정되었다. KT/C 잡음 저감 회로가 적용되지 않은 회로에서는 최대 SNDR이 72.1dB 로 측정되어 KT/C 잡음 저감 회로가 적용되었을 때 약 3dB정도의 성능 향상을 나타내었다. 회로의 FOM은 41pJ/step과 142dB로 계산되었다.

• 대한전자공학회논문지SD
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• 제46권7호
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• pp.68-73
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• 2009

본 논문에서는 CMOS 회로를 이용하여 디스플레이포트(DisplayPort)에 사용 가능한 스프레드 스펙트럼 클록 발생기(SSCG)를 제안하고 구현하였다. 스프레드 스펙트럼 클록 발생기를 1-1 MASH 시그마-델타 변조기(Sigma-delta modular)를 이용한 분수형 분주기를 사용하여 분주비를 변화시켜 확산시키는 구조를 사용하였다. MASH 1-1 시그마-델타 변조기를 사용하게 되면 회로구성이 용이해지고 면적일 줄일 수 있는 장점이 있다. 시그마 델타 변조기를 이용한 스프레드스펙트럼 생성기의 장점은 확산비율과 변조율을 시그마 델타 변조기의 입력 값을 변조하여 정확하게 조절할 수 있다는 것이다. 확산비율과 변조율은 디스플레이포트 표준 스펙에 만족되도록 설계하였고, 디스플레이포트 링크심볼클록인 270MHz/162MHz 듀얼 모드 클록에서도 만족하도록 설계하였다. 그리고 변조파형은 33KHz의 삼각파의 형태를 취하고 있고, 0.25%의 다운스프레드 스펙트럼 클록이 발생한다. 스프레드 스펙트럼 클록 발생기의 세부 설계블록들은 모두 풀커스텀 방식으로 설계하였다. 또한 0.18$\mu$m 1P-6M CMOS 공정을 사용하여 설계 및 제작되었으며, 레이아웃 된 전체 블록의 면적은 0.620mm $\times$ 0.780mm이었다. 칩 측정결과 디스플레이포트 동작기준을 잘 만족함을 보였다.

• 한국정보전자통신기술학회논문지
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• 제13권3호
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• pp.184-196
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• 2020

본 논문에서는 배터리 관리 시스템 (BMS)에서 2차 전지 배터리를 통해 흐르는 전류의 정밀한 측정을 위한 cascaded-of-integrator feedforward (CIFF) 구조의 단일 비트 2차 델타-시그마 모듈레이터를 제안하였다. 제안된 모듈레이터는 2개의 스위치드 커패시터 적분기, 단일 비트 비교기, 비중첩 클록 발생기 및 바이어스와 같은 주변 회로로 구현하였다. 제안된 구조는 낮은 공통 모드 입력 전압을 가지는 low-side 전류 측정 방법에 적용되도록 설계되었다. Low-side 전류 측정 방법을 사용하면 회로 설계에 부담이 줄어들게 되는 장점을 가진다. 그리고 ±30mV 입력 전압을 15비트 해상도를 가지는 ADC로 분해하기 때문에 추가적인 programmable gain amplifier (PGA)를 구현할 필요가 없어 수 mW의 전력소모를 줄일 수 있다. 제안된 단일 비트 2차 CIFF 델타-시그마 모듈레이터는 350nm CMOS 공정으로 구현하였으며 5kHz 대역폭에 대해 400의 oversampling ratio (OSR)로 95.46dB의 signal-to-noise-and-distortion ratio (SNDR), 96.01dB의 spurious-free dynamic range (SFDR) 및 15.56비트의 effective-number-of-bits (ENOB)을 달성하였다. 델타 시그마 모듈레이터의 면적 및 전력 소비는 각각 670×490㎛2 및 414㎼이다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 추계종합학술대회 논문집
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• pp.683-686
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• 1998

This paper introduces a sigma-delta DAC with a fully-differential current-mode semidigital IFIR postfilter. A proposed fully-differential postfilter exhibits not only an improved SNR(signal-to-noise ratio) but also a reduced opwer dissipation.

• 한국통신학회:학술대회논문집
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• 한국통신학회 2004년도 추계종합학술대회 논문 초록집
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• pp.239-239
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• 2004