• 한국수학교육학회지시리즈A:수학교육
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• 제59권3호
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• pp.255-269
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• 2020

본 연구에서는 의도-작성-실행된 교육과정이라는 일련의 다차원 교육과정적 관점에서 초등 수학의 연산 중 기본이 되는 덧셈과 뺄셈의 어림셈 지도 방식에 대하여 논의하였다. 실행된 교육과정에서 출발하여 작성-의도된 교육과정의 상향식 피드백 방식으로 덧셈과 뺄셈의 어림셈 지도에 대한 교수·학습 방법 면에서의 쟁점 사항을 파악하고 이를 개선하기 위한 시사점을 도출하였다.

• 한국수학교육학회지시리즈E:수학교육논문집
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• 제20권3호
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• pp.443-467
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• 2006

2학년 학생들의 곱셈적 사고를 조사하여 공통적인 특성과 덧셈적으로 사고할 수 있는 학생과 곱셈적으로 사고할 수 있는 학생들의 차이점을 알아본 결과는 다음과 같았다. 곱셈적 사고를 하는 2학년 학생들은 '곱하기', '몇 개씩 몇 묶음' 등의 곱셈을 나타내는 용어를 사용하여 곱셈으로 문제를 해결하였다. 또한 곱셈적 사고를 하는 학생과 덧셈적 사고를 하는 학생으로 분류할 수 있었는데 가장 하위의 사고를 하는 학생은 모든 문제를 덧셈으로 해결하였고 가장 상위의 사고를 하는 학생은 모든 문제를 곱셈으로 해결하고 부분-전체 사고가 완전하였다.

• 대한전자공학회논문지SD
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• 제39권8호
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• pp.34-41
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• 2002

본 논문에서는 가상 캐리 예측 덧셈기(pseudo carry look-ahead adder)를 사용하여 분할형 워드 기반 RSA의 구현에 관한 방법을 제안하고 검증하였다. 효율적인 모듈라 곱셈기의 설계를 위해 병렬 2단CSA(carry-save adder) 구조를 사용하였으며 마지막 덧셈의 고속 처리를 위하여 캐리 발생과 지연시간이 짧은 가상 캐리 예측 덧셈기를 적용하였다. 제안한 모듈라 곱셈기는 분할형 워드를 기반으로하여 다음 모듈라 연산을 위해 매 클럭마다 쉬프트와 정렬 연산이 필요없기 때문에 하드웨어를 줄일 수 있으며 고속 모듈라 곱셈 연산을 가능하게한다. 제안한 연산 구조를 PCI 인터페이스를 갖는 FPGA로 기능을 검증한 후 0.5㎛ 삼성 gate array 공정을 사용해서 256 워드 모듈라 곱셈기를 기반으로 한 1024-bit RSA 암호프로세서를 단일 칩으로 구현하였다.

• 한국통신학회논문지
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• 제28권2A호
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• pp.80-85
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• 2003

본 논문에서는 GF(2m) 상에서의 ECC 암호화 알고리즘을 지원하기 위한 GFAU(Galois Field Arithmetic Unit)의 구조를 제안한다. GFAU는 GF(2m)상에서의 덧셈, 곱셈, 나눗셈을 수행하며 동시에 두 개의 덧셈이나 두 개의 곱셈, 또는 하나의 덧셈과 하나의 곱셈을 동시에 처리할 수 있는 능력을 가지고 있다. 기본 구조는 변형된 유클리드 알고리즘의 나눗셈기를 기반으로 제안되었으며, 이 기본구조에 곱셈기 및 덧셈기의 기능을 추가하여 제어부와 함께 구현되었다. GF(2193)을 위한 GFAU는 Verilog-HDL를 이용하여 하향식설계방식으로 구현되었고 C-언어로 작성된 사이클 단위 시뮬레이터를 이용하여 개선되고 검증되었다. 검증된 모델은 삼성 0.35um, 3.3V CMOS 표준 셀 라이브러리로 합성되었으며 최악조건 3.0V, 85$^{\circ}C$ 에서 104.7MHz의 주파수에서 동작하며, 전체 게이트 수는 약 25,889이다.

• 정보보호학회논문지
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• 제18권6A호
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• pp.17-25
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• 2008

차분 전력 분석 공격[8]은 암호시스템에 대한 강력한 부채널 공격 방법 중의 하나이며 마스킹 방법[10]은 이러한 차분전력 분석 공격에 대한 알고리즘적인 대응 기법의 하나로 잘 알려져 있다. 그러나 마스킹 방법을 산술 덧셈기와 같은 비선형 함수에 적용하는 것은 쉽지 않다. 본 논문은 이러한 마스킹 방법을 산술 덧셈기에 효율적으로 적용하는 새로운 방법을 제안한다. 이를 위해서 본 논문은 먼저 기본 논리 게이트 (AND, OR, NAND, NOR, XOR, XNOR, NOT)에 마스킹 방법을 적용하는 방법을 먼저 제안하고 이러한 기본 게이트들의 조합으로 산술 덧셈기를 구성함으로써 산술 덧셈기에 적용 가능한 새로운 마스킹 방법을 제시한다. 제안된 방법의 응용으로서 본 논문은 SEED 블록 암호 알고리즘과 SHA-1 해쉬 함수를 차분 전력 분석 공격에 안전하게 구현하는 방법과 그 상세한 하드웨어적인 구현 결과를 제시한다.

• 한국수학교육학회지시리즈C:초등수학교육
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• 제25권3호
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• pp.213-232
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• 2022

분수 학습에서 수직선 모델의 중요성에 따라, 본 연구에서는 초등학교 4학년 학생들의 수직선에서의 분수 개념 및 분수의 덧셈과 뺄셈에 대한 이해가 어느 정도인지 살펴보았다. 수직선 검사 도구는 분수 나타내기, 분수의 크기 비교, 분수의 덧셈 및 뺄셈과 관련된 문항으로 구성되었으며 구조화된 수직선과 반구조화된 수직선을 제시하였다. 연구 결과, 전반적으로 정답률이 높지 않았으며, 정답보다 오답의 반응이 높게 드러난 문항들도 있었다. 또한 구조화된 수직선에 비하여 반구조화된 수직선이 제시되는 문항에서의 정답률이 낮게 드러났으며, 다양한 오답 반응을 확인할 수 있었다. 본 연구의 결과를 바탕으로 초등학생들의 분수 이해 및 수직선 이해를 위한 교수·학습 방향에 관한 시사점을 논의하였다.

• 대한수학교육학회지:수학교육학연구
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• 제13권4호
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• pp.447-462
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• 2003

본 연구의 목적은 예비 초등교사의 덧셈과 뺄셈에 대한 교수학적 지식이 어떠한가를 알아보는 것이다. 29명의 예비초등교사가 연구에 참여하였으며 자료는 개방형 답을 하는 질문지를 사용하여 수집하였다. 분석 결과 예비초등교사들은 결과를 구하는 덧셈이나 뺄셈식을 문장제로 표현하는 것에는 능숙하였으나 감수나 가수를 구하는 식을 문장제로 표현하는 것에는 의미론적 구성에 어려움을 나타내었다. 또한 합병과 비교의 상황과 같이 두 집합의 관계에 대한 이해가 매우 부족함을 보여주었다. 교수학적 방법으로는 알고리즘에 의한 절차적 지식을 주로 가지고 있었으며 각 지식들 간의 관계를 이해하는 개념적 지식이 부족한 것으로 나타났다. 이러한 분석은 초등교사 양성 대학의 수학과 프로그램 개발에 기초가 될 것이다.

• 대한전자공학회논문지SP
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• 제41권5호
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• pp.283-290
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• 2004

이 논문에서는 MPEG audio 알고리즘의 필터뱅크를 덧셈을 사용하여 저전력으로 구현할 수 있는 구조를 제안하였다. 제안된 구조는 CSD(Canonic Signed Digit) 형의 계수를 사용하며, 입력신호 샘플을 최대로 공유함으로서 사용되는 덧셈기의 수를 최소화하였다. 제안된 구조는 알고리즘에서 사용된 공통입력 공유, 선형위상 대칭 필터계수를 이용한 공유, 공통입력을 이용한 블록 공유, CSD 형의 계수와 공통패턴 공유를 통하여 사용되는 덧셈의 수를 최소화할 수 있음을 보였다. Verilog-HDL 코딩을 통하여 시뮬레이션을 수행한 결과, 제안된 구조는 기존의 곱셈기 구조의 구현면적과 비교하여 60.3%를 감소시킬 수 있음을 보였다. 또한 제안된 구조의 전력소모는 곱셈기 구조와 비교하여 93.9%를 감소시킬 수 있음을 보였다. 따라서 고속의 곱셈기가 내장된 DSP 프로세서를 사용하지 않고도, Arithmetic Unit나 마이크로 프로세서를 사용하여 효과적으로 MPEG audio 필터뱅크를 구현할 수 있음을 보였다.

• 대한전자공학회논문지SD
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• 제45권2호
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• pp.44-48
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• 2008

가변 stage carry increment adder는 stage가 증가함에 따라 stage에서 계산되는 워드길이를 1비트씩 늘려줄 수 있으므로 속도는 $O(\sqrt{2n})$에 근접한다. 하지만 stage의 비트가 늘어남에 따라 stage에 입력되는 캐리의 팬 아웃이 증가하게 되고 이로 인하여 속도가 느려진다. 본 논문에서는 stage의 입력 비트를 증가하여도 팬 아웃이 stage에 관계없이 고정될 수 있는 알고리즘을 제안하고 37비트 덧셈기를 레이아웃하여 시뮬레이션 결과를 비교하였을 때 면적은 40% 늘어나는 것에 비해 덧셈기의 속도가 75% 향상되었다.

• 한국정보통신학회논문지
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• 제12권11호
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• pp.2039-2044
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• 2008

FIR 필터, DCT, FFT와 같은 디지털 신호처리 응용에서 다중 고정 계수 곱셈의 효율적인 하드웨어 구현문제에 자주 접하게 된다. 고정계수 곱셈기 설계에서 공통 하위식 제거 알고리즘은 면적과 전력소모를 상당히 개선시킬 수 있는 방법을 제공한다. 본 논문에서는 CSD 계수에서 빈번히 나타나는 두 공통 하위식($10{\bar{1}}$, 101)의 덧셈을 수행하는 전용덧셈기 설계 방법을 제안한다. 제안한 방법을 radix-24 FFT 구조의 고정계수 곱셈블록에 적용한 실험에서 제안한 방법의 면적, 지연시간, 전력소비는 기존방법 보다 각각 21%, 11%, 12% 정도 향상됨을 보인다.