Design of Bit-Pattern Specialized Adder for Constant Multiplication

The problem of an efficient hardware implementation of multiple constant multiplication is frequently encountered in many digital signal processing applications such as FIR filter and linear transform (e.g., DCT and FFT). It is known that efficient solutions based on common subexpression elimination (CSE) algorithm can yield significant improvements with respect to the area and power consumption. In this paper, we present an efficient specialized adder design method for two common subexpressions ($10{\bar{1}}$, 101) in canonic signed digit (CSD) coefficients. By Synopsys simulations of a radix-24 FFT example, it is shown that the proposed method leads to about 21%, 11% and 12% reduction in the area, propagation delay time and power consumption compared with the conventional methods, respectively.

고정계수 곱셈을 위한 비트패턴 전용덧셈기 설계

FIR 필터, DCT, FFT와 같은 디지털 신호처리 응용에서 다중 고정 계수 곱셈의 효율적인 하드웨어 구현문제에 자주 접하게 된다. 고정계수 곱셈기 설계에서 공통 하위식 제거 알고리즘은 면적과 전력소모를 상당히 개선시킬 수 있는 방법을 제공한다. 본 논문에서는 CSD 계수에서 빈번히 나타나는 두 공통 하위식($10{\bar{1}}$, 101)의 덧셈을 수행하는 전용덧셈기 설계 방법을 제안한다. 제안한 방법을 radix-24 FFT 구조의 고정계수 곱셈블록에 적용한 실험에서 제안한 방법의 면적, 지연시간, 전력소비는 기존방법 보다 각각 21%, 11%, 12% 정도 향상됨을 보인다.