• 대한전자공학회논문지TE
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• 제37권3호
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• pp.6-15
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• 2000

본 논문에서는 고속 4-2 compressor와 6-2 compressor 를 사용한 계층적인 구조를 갖는 병렬 곱셈기를 제안한다. 병렬곱셈기는 일반적으로 CSA 덧셈기를 사용한 부분곱 덧셈 트리 블록의 처리속도에 영향을 받는다. 따라서, 본 논문에서는 일반적인 CSA 덧셈기 회로보다 전달 지연시간을 감소시킨 고속 4-2 compressor와 6-2 compressor 회로를 제안한다. 또한, 제안하는 compressor를 사용하여 16×16 병렬곱셈기의 처리속도를 향상시키며 규칙적인 레이아웃을 할 수 있는 계층적 곱셈기 구조를 제안한다. 제안하는 4-2 compressor 회로를 SPICE 시뮬레이션 한 결과 기존의 4-2 compressor 회로에 비하여 전달지연 시간을 14% 감소시킬 수 있었다. 한편 제안하는 4-2 compressor와 6-2 compressor를 사용하여 16×16 비트 병렬곱셈기를 설계한 결과 일반 병렬곱셈기에 비하여 총 전달지연시간이 12% 이상 감소되었다

• 대한수학교육학회지:학교수학
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• 제18권1호
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• pp.175-191
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• 2016

본 연구는 2009 개정 교과서에서 제시하고 있는 자연수 덧셈과 뺄셈의 지도 순서를 비판적으로 검토한 것이다. 2009 개정 교과서에서는 제4차 교육과정기부터 2007 개정 교육과정기까지의 교과서에서 제시하고 있는 자연수 덧셈과 뺄셈의 지도 순서와는 다르게, 받아올림이 없는 두 자리 수의 덧셈과 받아내림이 없는 두 자리 수의 뺄셈의 지도순서를 상당히 앞으로 당겼고, 10을 가르기와 모으기는 상대적으로 뒤로 미뤘다. 이에 본 연구에서는 이러한 덧셈과 뺄셈 지도 순서의 변화가 어떠한 근거에 의한 것인지 찾아보고자 하였다. 여러 문헌과 외국 교과서에서 제시하고 있는 덧셈과 뺄셈 지도 순서를 살펴본 결과 받아올림이나 받아내림이 없는 (몇십 몇)${\pm}$(몇십 몇)을 (몇)+(몇)=(십 몇)과 (십 몇)-(몇)=(몇)에 앞서 지도하는 경우는 찾기 어려웠다. 오히려 20 이하의 덧셈과 뺄셈을 강조하며 받아올림과 받아내림의 학습에 앞서 지도하는 경우가 많았다. 이러한 결과는 차기 교과서 집필에서 덧셈과 뺄셈 단원 및 차시 내용을 배열함에 있어, 세심한 고려가 필요함을 시사한다.

• 대한전자공학회논문지SD
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• 제46권2호
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• pp.85-92
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• 2009

본 논문은 시스톨릭 어레이와 덧셈기 트리를 조합한 하이브리드 구조를 갖는 MPEG-4 인코더용 전역 탐색 블록 정합 움직임 추정 회로를 제안한다. 제안된 회로는 적은 수의 클럭 싸이클로 움직임 추정을 할 수 있도록 시스톨릭 어레이를 활용하고, 필요한 회로 자원을 줄이기 위해서 덧셈기 트리를 활용한다. 1/2화소 움직임 추정을 위한 보간 회로는 6개의 덧셈기, 4개의 뺄셈기, 10개의 레지스터로 구성하였으며, 자원 공유 및 효율적인 스케줄링 기법을 통하여 성능을 향상시켰다. 정수화소 및 1/2 화소를 위한 움직임 추정 회로를 Verilog HDL을 사용하여 RTL에서 설계하였다. 130nm 표준 셀 라이브러리를 사용하여 합성한 논리 수준 회로는 218,257 게이트로 구성되었으며, D1($720{\times}480$) 이미지를 초당 94장 처리할 수 있다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2000년도 추계학술발표논문집 (상)
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• pp.849-852
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• 2000

본 논문에서는 RSA 암호 시스템의 Montgomery 모듈러 곱셈 알고리듬을 개선한 고속 모듈러 곱셈 알고리듬을 제안하고, Hybrid 구조의 가산기를 사용한 고속 모듈러 곱셈 알고리듬의 설계에 관하여 기술한다. 기존 Montgomery 알고리듬에서는 부분합계산시 2번의 덧셈연산이 요구되지만 제안된 방법에서는 단지 1번의 덧셈 연산으로 부분 합을 계산할 수 있다. 또한 덧셈 연산 속도를 향상시키기 위하여 Hybrid 구조의 가산기를 제안한다. Hybrid 가산기는 기존의 CLA(Carry Look-ahad Adder)와 CSA(Carry Select Adder)알고리듬을 혼합한 구조를 기본으로 하고 있다. 제안된 고속 모듈러 곰셈기는 VHDL(VHSIC Hardware Description Language)을 이용하여 모델링하였고, $Synopsys^{TM}$사의 Design Analyzer를 이용하여 논리합성(Altera 10K lib. 이용)을 수행하였다. 성능 분석을 위하여 Altera MAX+ PLUS II 상에서 타이밍 시뮬레이션을 수행하였고, 실험을 통하여 제안한 방법의 효율성을 입증하였다.

• 한국수학교육학회지시리즈C:초등수학교육
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• 제21권4호
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• pp.415-430
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• 2018

본 연구는 자폐성 장애 학생들의 수판을 이용한 자연수의 수세기, 덧셈, 뺄셈의 지도 사례에 대한 분석을 바탕으로 장애 학생의 수와 연산 지도에 관한 시사점을 제공하고자 하였다. 이를 위해 일반학교의 특수학급에서 통합교육을 받는 4학년, 6학년의 자폐성 장애 학생을 대상으로 주당 1시간씩 30주간 수판을 사용하여 수세기, 덧셈, 뺄셈에 관한 수업을 실시하고 이를 분석하였다. 분석 결과를 바탕으로 다음과 같은 결론을 제시하였다. 자폐성 장애 학생들을 위한 수세기, 덧셈, 뺄셈의 지도에서 수의 구조가 드러나는 수판은 효과적인 교구이며, 수세기 전략과 연산 전략을 지도하는 것은 효율적인 지도 방안이 될 수 있고, 수학적 의사소통을 지도하는 것이 가능하다. 이러한 결과를 바탕으로 장애 학생의 수학 지도에 관한 시사점을 제시하였다.

• 대한전자공학회논문지SP
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• 제41권5호
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• pp.283-290
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• 2004

이 논문에서는 MPEG audio 알고리즘의 필터뱅크를 덧셈을 사용하여 저전력으로 구현할 수 있는 구조를 제안하였다. 제안된 구조는 CSD(Canonic Signed Digit) 형의 계수를 사용하며, 입력신호 샘플을 최대로 공유함으로서 사용되는 덧셈기의 수를 최소화하였다. 제안된 구조는 알고리즘에서 사용된 공통입력 공유, 선형위상 대칭 필터계수를 이용한 공유, 공통입력을 이용한 블록 공유, CSD 형의 계수와 공통패턴 공유를 통하여 사용되는 덧셈의 수를 최소화할 수 있음을 보였다. Verilog-HDL 코딩을 통하여 시뮬레이션을 수행한 결과, 제안된 구조는 기존의 곱셈기 구조의 구현면적과 비교하여 60.3%를 감소시킬 수 있음을 보였다. 또한 제안된 구조의 전력소모는 곱셈기 구조와 비교하여 93.9%를 감소시킬 수 있음을 보였다. 따라서 고속의 곱셈기가 내장된 DSP 프로세서를 사용하지 않고도, Arithmetic Unit나 마이크로 프로세서를 사용하여 효과적으로 MPEG audio 필터뱅크를 구현할 수 있음을 보였다.

• 스마트미디어저널
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• 제3권1호
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• pp.39-45
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• 2014

제곱연산은 승수와 피승수가 동일한 곱셈의 특수한 경우로 병렬 제곱기의 부분곱 행렬에서 부분곱 비트들은 대칭을 이룬다. 이런 특성을 이용하여 부분곱을 폴딩(folding), 쉬프트, 재배열하여 부분곱 비트의 수와 부분곱 행렬의 최대높이들 감소시킨다. 본 논문에서는 제어신호에 따라 unsigned와 signed 제곱기로 동작하는 겸용 제곱기의 효율적인 설계 방법을 제안한다. 기존 겸용 제곱기와 달리 자리수(weight)가 다른 특정 부분곱 비트들의 덧셈에 대해 덧셈기를 사용하지 않고 계산하는 방법을 제안한다. 시뮬레이션을 통해 제안한 겸용 제곱기는 기존 겸용 제곱기와 비교하여 면적은 약 18%, 지연시간(propagated delay time)은 약 11%, 전력소모는 약 9% 감소시킬 수 있음을 보인다.

• 정보보호학회논문지
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• 제7권1호
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• pp.15-32
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• 1997

본 논문에서는 스트림 암호 시스템에서 사용이 되는 LFSR 을 이용한 이진 수열 발생기중 하나인 Threshold 발생기에 대한 광학적 구현 방법을 새로이 제안하였다. 광학적 구현을 위하여 LCD를 이용하므로서 LFSR 및 Mod 덧셈 연산을 위한 각 비트 값을 표현, 2차원 처리가 가능하게 하였다. Thredshold 발생기의 LFSR기능은 Shdow Casting 기법을 이용하여, 또한 XOR 연산 및 내적 계산을 위한 MOD덧셈 연산은 LCD 가 갖고 있는 편광 특성을 이용하여 광학적으로 구현하였다. 특히 본 논문에서는 Mod 2 덧셈 연산을 위한 새로운 광학적 구현 방법인 RSPM 을 제안하므로서 연산 결과 값 측정과 LCD 상의 데이타 값 표현 과정을 제외한 전 부분을 완전한 광학적 방법으로 처리가 가능하게 하였다. 본 논문에서 제안한 광 Threshold 암호 시스템은 기존의 전자적인 H/W 구현 방법에서 문제가 되어오던 Tapping Point의 개수에 대한 한계성을 극복할 수 있는 장점을 지니고 있으며, 또한 2차원 데이타인 영상용 암호화 시스템의 광학적 구현에 그 응용이 가능하다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2021년도 추계학술발표대회
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• pp.313-314
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• 2021

최근 개인 정보 보호를 위해 주목 받고 있는 동형암호 알고리즘은 암호화된 상태로 덧셈과 곱셈 연산이 가능하여, 연산을 위한 복호화 과정 없이 데이터에 대한 가공이 가능하다. 따라서 이러한 동형암호 알고리즘이 개인 정보 보호를 위한 방법으로 떠오르고 있으며, 특히 완전동형암호 알고리즘의 경우 덧셈과 곱셈 연산을 모두 지원하며, 유효 연산 횟수에도 제한이 없어 응용 분야에서 널리 활용될 것으로 예상된다. 그러나, 완전동형암호 알고리즘의 경우 암호문의 크기가 평문대비 크게 증가하고, 다항식으로 구성된 암호문의 덧셈 및 곱셈 연산도 복잡하여 이에 대한 가속이 필요한 실정이다. 이에 FPGA 기반의 동형암호 가속기 개발이 많이 연구되고 있으며, 이를 통해 동형암호 연산의 특징을 이해하고 가속기 연구 동향을 알아보려 한다.

• 대한전자공학회논문지SD
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• 제45권1호
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• pp.1-6
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• 2008

이진수 시스템에서는 하드웨어 구현, 연산속도 등에 따라 음수와 양수를 나타내는 여러 가지 수 표현법이 있다. 그 중에서 한 비트로 부호를 정하고 나머지 비트들로 절대값을 표현하는 부호화-절대값 표현법은 간단하고 부호비트를 변환 시키는 것만으로 음수를 구할 수 있다. 그러나 부호화-절대값 표현법에서 실제 계산은 연산과 연산자들의 부호에 따른 절대값 비교를 필요로 한다. 간단한 구조에서 두 부호화-절대값 수의 덧셈, 뺄셈 연산기는 비교기와 선택적인 보수기, 덧셈기로 구성된다. 본 논문에서는 명시적인 비교기 사용 없이 두 수의 차이를 구할 수 있는 회로를 설계하고 이 회로를 이용하여 두 부호화-절대값으로 표현되는 수의 덧셈/뺄셈을 수행하는 가/감산기 설계하였다.