• 한국통신학회논문지
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• 제26권7B호
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• pp.1006-1012
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• 2001

본 논문에서는 다른 클럭원들을 갖는 서로 다른 오실레이터에 의해 발생된 비동기 클럭을 입력으로 받아 동기신호로 변환시키는 기능과 그 중 어느 한 클럭이 동작하지 않더라도 동작하는 클럭을 계속 유지하여 클럭 중단의 위험을 제거한 안전모드를 추가한 기능의 구현을 기술한다. 특히, 통신 분야에서 ASIC으로 Chip을 개발할 때 다중 클럭의 사용은 필연적이며 비동기 신호를 동기신호로 변환하는 기능의 구현은 기본적이면서도 중요한 부분이다. 이 회로는 VHDL로 구현이 되었으며 다중 클럭 관련 ASIC 구현에 기본적으로 응용이 가능하다.

• 전자통신동향분석
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• 제13권2호통권50호
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• pp.1-9
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• 1998

고속 광 시스템에서 필요로 하는 광 재생 중계기, 시간 분할 스위칭 시스템이나 다중 분리화 회로 및 클럭 재생 기술이 필수적이다. 본 고에서는 고주파수 광 클럭 추출을 구현하기 위해서 활발히 진행되고 있는 광 클럭 재생 기술의 최근 개발 동향을 분석해 보고자 한다. 아직은 어느 하나도 완벽한 방법이라 할 수 없겠지만, 각 방법의 장단점을 헤아려 보고 구성하고자 하는 통신망에 적절한 광 클럭 재생기술을 채택하여 사용하는 것이 필요하리라 본다.

• 한국정보과학회논문지:시스템및이론
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• 제34권2호
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• pp.84-92
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• 2007

본 논문은, IEEE 1149.1 및 IEEE P1500 기반의 보드 및 SoC의 연결선 지연 고장 테스트를 위한 회로 및 테스트 방법을 제안한다. IDFT 모드 시, 출력 셀의 Update와 입력 셀의 Capture가 한 시스템 클럭 간격 내에 이루어지도록 하는 시스템 클럭 상승 모서리 발생기를 구현한다. 이 회로를 이용함으로써, 단일 시스템 클럭 뿐만 아니라 다중 시스템 클럭을 사용하는 보드 및 SoC의 여러 연결선의 지연고장 테스트를 쉽게 할 수 있다. 기존의 방식에 비해 면적 오버헤드가 적고 경계 셀 및 TAP의 수정이 필요 없으며, 테스트 절차도 간단하다는 장점을 가진다.

• 한국통신학회논문지
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• 제16권10호
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• pp.1001-1008
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• 1991

본 논문은 맨체스터 부호를 사용하는 네트워크(network) 시스템 뿐만 아니라 이동체(mobile) 통신과 디지털 통신 시스템에서 맨체스터 신호를 재생하기 위한 새로운 클럭복원(clock recovery) 알고리즘을 제안하고 제안한 알고리즘의 구현에 관한 연구이다. 제안된 클럭 복원 회로는 간단한 하드웨어 구성으로 중앙 천이를 식별하지 않고 중앙 천이와 변화가 없는 인접 비트간의 천이 각각에 대하여 양극에지(positive edge)와 부극에지(negative edge) 신호를 사용하여 분주기를 제어하여 복원하고자 하는 클럭에 2배에 해당하는 클럭을 먼저 복원하고 양극에지와 부극에지 감지기를 프리셋트 시킨후, 이 클럭을 2분주함으로써 원하는 클럭을 정확히 얻을 수 있음을 알았다. 본 논문에서 제시한 알고리즘의 타당성을 입증하기 위하여 현행의 FM 방송에 디지틀 데이터 신호를 다중화하여 전송 하는 방송계 뉴미디어 시스템인 RDS(Radio Data System)시스템에 제안된 알고리즘을 적용하여 제시한 알고리즘의 타당성을 입증하였다.

• 한국광학회지
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• 제17권1호
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• pp.68-74
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• 2006

DFB 반사기가 집적된 다중전극 레이저 다이오드에 Return-to-zero (RZ) pseudorandom bit sequence (PRBS) 데이터와 nonreturn-to-zero (NRZ) PRBS 데이터를 주입하여 이 신호로부터 광 클럭 신호를 추출하였다. 11.727 Gbit/s RZ PRBS 데이터와 NRZ PRBS 데이터로부터 재생된 광 클럭의 root-mean-square (rms) 타이밍 지터 (timing jitter)는 약 1 ps 정도로써 아주 우수한 결과를 얻어냈다. NRZ PRBS 데이터로부터 pseudo return-to-zero (PRZ) 데이터로 포맷변환을 구현하고, 클럭 성분을 갖고 있는 PRZ 신호를 이용하여 광 클럭을 추출하였다. 입력 PRZ데이터 신호의 rms 타이밍 지터는 2ps 이상일지라도 이로부터 추출해 낸 광 클럭의 rms 타이밍 지터는 1ps 정도의 좋은 특성을 얻어냈다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2004년도 춘계종합학술대회
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• pp.583-586
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• 2004

본 논문에서는 2.4 GHz대역에서 54 MbPs 고속 데이터 전송이 가능한 IEEE 802.11g 무선 LAN 시스템에서 사용되는 변조 방식인 CCK(Complementary Code Keying)의 클럭 동기에 대해서 연구했다. 수신단에서는 잡음 또는 페이딩에 의해 클럭 주파수 오차가 발생한다. 이 주파수 오차는 클럭 타이밍 오프셋을 발생시켜 ISI(InterSymbol Intorference)의 원인이 된다. 그러므로 클럭 타이밍 오프셋을 줄이기 위해서는 트렉킹이 필요하다. 본 논문에서는 클럭 트렉킹을 위해 비동기 방식인 DLL(Delay Lock Loop)방식을 이용하여 시뮬레이션을 수행하였다. AWCN 환경과 실외 다중경로 페이딩 채널환경에 대한 지터 분산과 이에 따른 BER 성능을 비교한다.

• 대한전자공학회논문지SD
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• 제43권1호
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• pp.37-44
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• 2006

본 논문은, IEEE 1149.1 및 IEEE P1500 기반의 보드 및 SoC의 연결선 지연 고장 테스트를 위한 회로 및 테스트 방법을 제안한다. IDFT 모드 시, 출력 셀의 Update와 입력 셀의 Capture가 한 시스템 클럭 간격 내에 이루어지도록 하는 시스템 클럭 상승 모서리 발생기를 구현한다. 이 회로를 이용함으로써, 단일 시스템 클럭 뿐만 아니라 다중 시스템 클럭을 사용하는 보드 및 SoC의 여러 연결선의 지연 고장 테스트를 쉽게 할 수 있다. 기존의 방식에 비해 면적 오버헤드가 적고 경계 셀 및 TAP의 수정이 필요 없으며, 테스트 절차도 간단하다는 장점을 가진다.

• 대한전자공학회논문지SD
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• 제42권2호
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• pp.1-8
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• 2005

System-on-glass를 위해 poly-Si TFT로 면적이 작으면서도 리플전압을 최소화한 DC-DC 전압 변환회로를 개발하였다. 전압 변환회로는 전하 펌핑 회로, 문턱전압 변화를 보상한 비교기, 오실레이터, 버퍼, 다중 위상 클럭을 만들기 위한 지연 회로로 구성된다. 제안한 다중 위상 클럭킹을 적용함으로써 클럭 주파수 또는 필터링 캐패시터의 증가 없이도 낮은 출력 리플전압을 얻음으로써 DC-DC 변환기의 면적을 최소화 하였다. 제안한 DC-DC 변환회로를 제작하여 측정한 결과 $R_{out}=100k\Omega,\;C_{out}=100pF$, 그리고 $f_{clk}=1MHz$에서 Dickson 구조와 기존의 cross-coupled 구조에서의 리플전압은 각각 590mv와 215mv인 반면 4-위상 클럭킹을 적용한 구조에서는 123mV이다. 그리고 50mV의 리플전압을 가지기 위해 필요한 필터링 캐패시터의 크기는 $I_{out}=100uA$와 $f_{clk}=1MHz$에서 Dickson 구조와 기존의 cross-coupled 구조에서는 각각 1029pF와 575pF인 반면 4-위상과 6-위상 클럭킹을 적용한 구조에서는 단지 290pF와 157pF만이 각각 요구된다. 구조별 효율로는 Dickson 구조의 전하 펌프에서는 $59\%$, 기존의 cross-coupled 구조와 본 논문에서 제안한 4-위상을 적용한 cross-coupled 구조의 전하 펌프에서는 $65.7\%$와 $65.3\%$의 효율을 각각 가진다.

• 한국콘텐츠학회논문지
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• 제10권2호
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• pp.72-80
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• 2010

본 논문에서는 다중점 위상검출기(Phase detector: PD)를 이용한 1Gbps 클럭 및 데이터 복원(Clock and data recovery: CDR)회로를 제안한다. 제안된 위상검출기는 데이터의 천이 모서리와 클럭의 상승/하강 모서리 3점을 비교하여 up/down 신호를 생성한다. 기존의 위상검출기 회로는 클럭 주기의 배수 만큼의 up/down 펄스폭을 갖는 출력으로 전압제어발진기(Voltage controlled oscillator: VCO)를 조절하는 펄스폭변조(Pulse width modulation: PWM)방식을 사용한다. 제안된 위상검출기 회로는 클럭 반주기만큼의 up/down 펄스폭을 갖는 출력으로 전압제어발진기를 조절하는 펄스수변조(Pulse number modulation: PNM)방식을 사용하여, 전압제어발진기를 미세하게 조절함으로써 지터를 줄일 수 있다. 제안된 위상검출기를 이용한 클럭 및 데이터 복원회로는 1Gbps의 전송률을 갖는 231-1개의 랜덤 데이터를 이용하여 테스트되었고, 지터와 전력소비는 각각 7.36ps와 12mW로 저전력, 적은 지터의 특징을 보였다. 제안된 회로는 0.18um CMOS 공정에서 1.8V 전원으로 설계되었다.

• 한국정보통신학회논문지
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• 제17권1호
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• pp.137-144
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• 2013

125 MHz 동작 주파수에서 32개의 다중 위상의 클럭을 출력하는 지연 고정 루프(DLL: delay-locked loop)를 제안한다. 제안된 다중 위상 지연 고정루프는 delay line의 differential non-linearity (DNL)를 개선하기 위해 $4{\times}8$ matrix 구조의 delay line을 사용한다. 또한, $4{\times}8$ matrix delay line 입력 단의 네 지점에 공급되는 클럭의 위상을 보정함으로써 제안하는 지연 고정 루프의 integral non-linearity (INL)을 개선한다. 제안된 지연 고정 루프는 1.2 V의 공급전압을 이용하는 $0.11-{\mu}m$ CMOS 공정에서 제작하였다. 제작된 지연 고정 루프는 40 MHz에서 280 MHz의 동작 주파수 범위를 가지며, 125 MHz 동작 주파수에서 측정된 DNL과 INL은 각각 +0.14/-0.496 LSB, +0.46/-0.404 LSB이다. 입력 클럭의 peak-to-peak jitter가 12.9 ps일 때 출력 클럭의 측정된 peak-to-peak jitter는 30 ps이다. 제작된 고정 지연 루프의 면적과 전력 소모는 각각 $480{\times}550{\mu}m^2$과 9.6 mW이다.