• Journal of Sensor Science and Technology
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• v.12 no.5
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• pp.218-224
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• 2003

The devices of n-channel poly silicon thin film transistors(TFTs) hydrogenated by plasma, $H_2$ and $H_2$/plasma processes are fabricated. The carriers sensitivity characteristics are analyzed with voltage bias stress at the gate oxide. The parametric sensitivity characteristics caused by electrical stress conditions in hydrogenated devices are investigated by measuring the drain current, threshold voltage($V_{th}$), subthreshold slope(S) and maximum transconductance($G_m$) values. As a analyzed results, the degradation characteristics in hydrogenated n-channel polysilicon thin film transistors are mainly caused by the enhancement of dangling bonds at the poly-Si/$SiO_2$ interface and the poly-Si grain boundary due to dissolution of Si-H bonds. The generation of traps in gate oxide are mainly dued to hot electrons injection into the gate oxide from the channel region.

• Journal of Convergence for Information Technology
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• v.9 no.3
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• pp.75-81
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• 2019

In this work, we investigated a low temperature polycrystalline silicon (LTPS) thin film transistors fabrication process on polymer layers. Dehydrogenation and activation processes were performed by a furnace annealing at a temperature of $430^{\circ}C$ for 2 hr. The crystallization of amorphous silicon films was formed by excimer laser annealing (ELA) method. The p-type device performance, fabricated by polycrystalline silicon (poly-Si) films, shows a very good performance with field effect mobility of $77cm^2/V{\cdot}s$ and on/off ratio current ratio > $10^7$. We believe that the poly-Si formed by a LTPS process may be well suited for fabrication of poly-Si TFTs for bendable panel displays such as AMOLED that require circuit integration.

• Proceedings of the Korean Vacuum Society Conference
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• 1999.07a
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• pp.69-69
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• 1999

고집적 DRAM 소자의 캐패시터 제조 공정에 있어 하부 전극을 고농도로 도핑을 하기 위한 방안의 일환으로 고체 P를 이용한 two-zone 확산법으로 다결정 실리콘에 도핑하는 방법을 채택하고 가능성을 검토하였다. 기존의 도핑방법과는 달리 불필요한 산화막을 형성하지 않고 굴곡진 표면을 따라 균일하게 고농도로 도핑할 수 있는 장점이 있다. 본 실험에서는 단결정 실리콘 및 다결정 실리콘에 대해 온도와 시간을 달리하여 P를 도핑하고, SIMS 분석으로 실험 조건에 따른 표면 농도를 분석하였다. 또한 도핑 온도를 달리하여, PH3를 이용하여 도핑한 경우와 비교 분석하였다. 표면 부근의 고농도 도핑을 위해서는 도핑온도를 저온으로 가져가고 도핑시간을 길게 가져가는 것이 유리하고, 고체 P를 사용한 경우에 있어서 PH3에 비해 표면 부근의 농도가 약 10배 정도 고농도로 도핑된 것을 알 수 있었다. 실제 소자에서의 적용 가능성을 보기 위하여, 캐패시터를 제작하여 전기적 특성을 분석하였다.

• 한국신재생에너지학회:학술대회논문집
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• 2005.11a
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• pp.666-666
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• 2005

• Proceedings of the KIEE Conference
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• 2011.07a
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• pp.1416-1417
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• 2011

킹크효과를 억제할 수 있는 새로운 f-모양 트리플게이트 구조를 가지는 다결정실리콘 박막트랜지스터는 추가적인 공정과정 없이 제안 및 제작되었다. 이러한 다결정실리콘 박막트랜지스터의 채널에는 순차적인 횡방향 고체화(Sequential Lateral Solidification, SLS)나 CW 레이져 횡방향 결정화(CW laser Lateral Crystallization, CLC) 등과 같은 방법으로 제작된 횡방향으로 성장시킨 그레인이 있다. 이 소자의 전체적인 전류흐름은 횡방향으로 성장시킨 그레인 경계에 강력하게 영향을 받는다. f-모양 트리플게이트에는 횡방향으로 성장시킨 그레인과 평행한 방향으로 위치한 채널, 그리고 수직인 방향으로 위치한 채널이 있다. 이 소자는 f-모양 게이트 구조에서의 비대칭 이동도를 이용하여 다결정실리콘 박막트랜지스터의 킹크효과를 효과적으로 억제시킬 수 있다는 사실을 실험과 시뮬레이션을 통해 검증되었다. 우리의 실험 결과는 이 논문에서 제안된 f-모양 트리플게이트 박막트랜지스터가 기존의 박막트랜지스터와 비교할 때 더 효과적으로 킹크 효과를 감소시킬 수 있다는 것을 보여주었다. 또한 고온 캐리어 스트레스 조건에서의 신뢰성도 개선할 수 있음이 확인되었다.

• Proceedings of the KIEE Conference
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• 2009.07a
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• pp.1225_1226
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• 2009

유리 기판 상에 이중 게이트 절연막을 가지는 우수한 특성의 P형 엑시머 레이저 어닐링 (ELA) 다결정 실리콘 박막 트랜지스터를 제작하였다. 그리고 P형 짧은 채널 ELA 다결정 실리콘 박막 트랜지스터의 오프 상태 스트레스 하에서의 전기적 특성을 분석하였다. 스트레스하에서 긴 채널에서의 문턱 전압은 양의 방향으로 거의 이동하지 않는 (${\Delta}V_{TH}$ = 0.116V) 반면, 짧은 채널 박막 트랜지스터의 문턱 전압은 양의 방향으로 상당히 이동 (${\Delta}V_{TH}$ = 2.718V)하는 것을 확인할 수 있었다. 이런 짧은 채널 박막 트랜지스터에서 문턱 전압의 양의 이동은 다결정 실리콘 막과 게이트 산화막 사이의 계면에서의 전자 트랩핑 때문이다. 또한, 박막 트랜지스터의 누설 전류는 오프 상태 스트레스 하에서의 채널 영역의 홀 전하로 인하여 온 전류 수준을 감소시키지 않고 억제될 수 있었다. C-V 측정 결과는 계면의 전자 트랩핑이 드레인 접합 영역부근에서 발생한다는 것을 나타낸다.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.6 no.1
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• pp.99-102
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• 2002

Pinholes on the thermally grown oxide, which is called gate oxide, on silicon substrate under polysilicon layer are found and its mechanism is analyzed in this paper. The oxide under a polysilicon layer is broken during the plasma etching process of other polysilicon layer. Both polysilicon layers are separated with 0.8${\mu}{\textrm}{m}$ thick oxide deposited by CVD (Chemical Vapor Deposition). Since broken oxide points are found scattered around an arc occurrence point, it is assumed that an extremely high electric field generated near the arc occurrence point makes the gate oxide broken. 1'he arc occurrence point has been observed on the alignment key and is the mark of low yield. It is found that any arc occurrence can cause chips to fail by breaking the gate oxide, even if are occurrence points are found on scribeline.

• Proceedings of the Korean Vacuum Society Conference
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• 2010.02a
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• pp.144-144
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• 2010

다결정 실리콘 박막트랜지스터 (poly-Si TFTs)는 벌크실리콘을 이용한 MOSFET소자에 비해 실리콘 박막의 형성이 간단하므로 대면적의 공정이 가능하며 다양한 기판위에 적용이 가능하여 LCD, OLED 등의 디스플레이 기기에 많이 이용되고 있다. 또한 poly-Si TFT는 3차원으로 적층된 소자의 제작이 가능하여 고집적의 한계를 극복할 소자로 주목받고 있다. 최근, DRAM은 캐패시터의 축소화와 구조적 공정이 한계점에 도달했으며 이를 극복하기 위하여 SOI 기판을 사용한 하나의 트랜지스터로 DRAM의 동작을 수행하는 1T-DRAM의 연구가 활발히 진행 중이다. 이러한 1T-DRAM 소자를 대면적과 다층구조의 공정이 가능한 poly-Si TFT를 이용하여 구현하면 초고집적의 메모리 소자를 제작 가능할 것이다. 따라서, 본 연구에서는 다결정 실리콘 박막트랜지스터 (poly-Si TFTs)를 이용한 1T-DRAM의 동작 특성을 연구하였다. 소자의 제작 방법으로는 200 nm의 열산화막이 성장된 p-type 실리콘 기판위에 상부실리콘으로 사용될 비정질 실리콘 박막을 LPCVD 방법으로 증착하였다. 다음으로 248 nm의 파장을 가지는 KrF 레이저를 이용한 eximer laser annealing (ELA) 공정을 통하여 결정화된 상부실리콘층에 TFT 소자를 제작하여 전기적 특성을 평가하였다.

• Proceedings of the Korean Vacuum Society Conference
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• 2012.02a
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• pp.307-307
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• 2012

현재 태양전지 시장은 결정질 태양전지가 주류를 차지하고 있으며 이중 상대적으로 재료비가 저렴한 다결정 실리콘 기반의 고효율 태양전지 제작에 대한 연구가 활발히 진행되고 있다. 이에 본 실험에서는 표면 텍스처링 방법에 따른 태양전지 소자의 특성 변화에 대한 실험을 진행하였다. 일반적으로 다결정 태양전지의 경우 산성용액을 이용한 표면 텍스처링을 실시하는데 이 경우 표면에 형성된 텍스처 구조는 산성용액의 등방성 식각으로 인해 반구(Hemisphere) 형태의 구조를 띄게 된다. 이는 표면에서의 광흡수율을 떨어뜨려 태양전지 소자의 효율을 저해하는 원인이 된다. 따라서 본 연구에서는 다결정 실리콘 태양전지의 효율 향상을 위해 레이저를 이용한 차세대 텍스처링 방법에 대한 연구를 진행하였다. 우선 355 nm 파장의 Ultra-Violet (UV) 레이저를 소자 표면에 조사함으로써 $10{\mu}m$의 dot diameter와 depth를 갖는 honey comb 배열의 hole을 형성하였다. 이후 산성용액에 담가 레이저 공정 후의 slag를 제거해 최종적으로 피라미드 형태의 구조를 형성하였다. Suns_Voc 효율 측정 결과 산성용액을 이용한 텍스처링의 경우 개방 전압이 611 mV, 곡선인자가 81%, 효율이 17.32%로 각각 측정되었다. 반면, 레이저 텍스처링의 경우에서는 개방전압이 631 mV, 곡선인자가 83%, 효율이 18.33%로 용액 텍스처링 방법보다 우수한 특성을 보였다. 이는 UV 레이저 텍스처링을 통해 형성된 피라미드 형태의 표면 구조에서의 광흡수율이 산성용액을 이용한 방법보다 우수함을 말하며, 따라서 태양전지의 주요 파라미터가 향상된 결과를 보였다. 본 실험에서는 레이저 텍스처링을 통한 태양전지 제작에 대한 방법을 제시하며, 향후 고효율의 다결정 태양전지 제작에 있어 기여 할 것으로 판단된다.

• Journal of Sensor Science and Technology
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• v.5 no.1
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• pp.57-62
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• 1996

To decrease the leakage current of $p^{+}n$ junction diode with hyperabrupt structure, the $3000{\AA}$ polysilicon was deposited on the top of conventional $p^{+}n$ diode and then annealed for 30 minutes at $900^{\circ}C$ in the $N_{2}$ ambient. It was estimated for both $p^{+}n$ diodes with and without polysilicon layer, and the impurity materials of n diffused layer to observe the influence of the polysilicon layer on leakage current characteristics. The leakage current was reduced to the order of 3 by using polysilicon layer. A large number of dislocation loops, which were believed to be generated by As-implanted diffused layer, were found to be removed by using polysilicon through TEM analysis.