• 한국산업정보학회논문지
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• 제17권4호
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• pp.17-23
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• 2012

초저전력 설계나 에너지 수확 활용은 동적 전력과 정적 전력 사이의 균형을 이루는 점에 근접하는 문턱전압이하의 매우 낮은 전압에서 작동하는 디지털 시스템을 요구한다. 이런 동작 모드에서 일반적인 논리회로의 지연 변화는 매우 크게 된다. 따라서, 본 논문에서 MOSFET 나노 공정기술에서 전력소비를 줄이면서 여러 가지 공정 변이의 영향을 받지 않는 비동기 방식의 NCL (Null conventional logic)을 사용한 저전력 논리회로 설계 방법을 제안하고자 한다. 제안된 NCL 회로는 45nm의 공정기술에서 0.4V의 공급전압을 사용하였고, 각 NCL회로는 속도와 전력에 의해서 일반적인 동기식 회로와 비교되었다.

• EDISON SW 활용 경진대회 논문집
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• 제5회(2016년)
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• pp.365-367
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• 2016

나노와이어 FET은 natural length가 작아 단채널 효과가 MOSFET에 비해 줄어든다는 장점이 있어 미래의 소자 구조로 주목 받고 있다. 그런데 나노와이어 FET을 공정할 때 채널 etching에서 채널이 완벽하게 원형 구조를 가지는 것이 어렵다. 본 논문에서는 gate-all-around 실리콘 나노와이어 FET의 aspect ratio에 따른 트랜지스터의 특성 변화를 알아 보았다. 시뮬레이션 결과, aspect ratio가 작을수록 나노와이어 FET에서의 단채널 효과가 줄어드는 경향을 보였다.

• 문화기술의 융합
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• 제4권3호
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• pp.287-291
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• 2018

차세대 반도체 소자로 관심을 받고 있는 CNTFET은 소자의 소스와 드레인 사이에 CNT를 배치시켜, 기존 MOSFET보다 작은 전압으로 전자의 ballstic 혹은 near-ballastic 이동을 가능하게 만든 반도체 소자이다. CNTFET의 성능을 높이기 위해서는 많은 수의 CNT를 CNTFET 안에 높은 밀도로 배치해야 하기 때문에 CNT의 밀도를 증가시키기 위한 다양한 공정들이 개발되고 있다. 최근, 방향성 수축 전송 방법이 개발되어 CNTFET의 전류 밀도를 150uA/um까지 향상시켜줄 수 있음을 보이고 있어, CNTFET 기반 집적회로의 구현 가능성을 높이고 있다. 본 논문에서는, 방향성 수축 전송 방법으로 CNTFET 소자를 만들 경우, CNTFET 회로의 성능이 기존 MOSFET의 성능에 비해 얼마나 향상시킬 수 있는지 그 성능을 평가할 수 있는 방안을 논의하고자 한다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2015년도 제49회 하계 정기학술대회 초록집
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• pp.213.2-213.2
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• 2015

모바일 기기의 성장세로 인해 낸드 플래시 메모리에 대한 수요가 급격히 증가하면서 높은 집적도의 소자에 대한 요구가 커지고 있다. 그러나 기존의 MOSFET 구조의 소자는 비례 축소에 의한 게이트 누설 전류, 셀간 간섭, 단 채널 효과 같은 여러 어려움에 직면해 있다. 특히 트윈 실리콘 나노 와이어 전계 효과 트랜지스터 (TSNWFETs)는 소자의 크기를 줄이기 쉬우며 게이트 비례 축소가 용이하여 차세대 메모리 소자로 각광받고 있다. 그러나 TSNWFETs의 공정 방법과 실험적인 전기적 특성에 대한 연구는 많이 이루어 졌지만, TSNWFETs의 전기적 특성에 대한 이론적인 연구는 많이 진행되지 않았다. 본 연구는 직경의 크기가 다른 나노 와이어를 사용한 TSNWFETs의 전기적 특성에 대해 이론적으로 계산하였다. TSNWFETs과 실리콘 나노 와이어를 사용하지 않은 전계 효과 트랜지스터(FET)를 3차원 시뮬레이션 툴을 이용하여 계산하였다. TSNWFETs와 FETs의 드레인 전류와 문턱전압 이하 기울기, 드레인에 유기된 장벽의 감소 값, 게이트에 유기된 드레인 누설 전류 값을 이용하여 전류-전압 특성을 계산하였다. 이론적인 결과를 분석하여 TSNWFETs의 스위칭 특성과 단 채널 효과를 최소화하는 특성 및 전류 밀도를 볼 수 있었으며, 나노 와이어의 직경이 감소하면 증가하는 드레인에 유기된 장벽의 감소를 볼 수 있었다.

• 한국산업정보학회논문지
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• 제18권6호
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• pp.25-30
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• 2013

나노크기 MOSFET 공정에서 회로의 신뢰도에 영향을 미치는 음 바이어스 온도 불안정성(NBTI), 핫 캐리어 주입(HCI), 시간 의존 유전체 파손(TDDB) 등과 같은 노화 현상들에 의해서 회로 성능의 심각한 저하를 가져올 수 있다. 그러므로, 본 논문에서는 디지털회로에서 발생할 수 있는 노화를 극복할 수 있는 적응형 보상 회로를 제안하고자 한다. 제안된 보상회로는 노화에 의해 감소하는 회로 성능을 적응적으로 보상해 주기 위해서 노화 정도에 따라 파워스위치 폭을 조절할 수 있고, 순방향 바디 바이어싱 전압을 걸어줄 수 있는 파워 게이팅 구조를 사용하여서 45nm의 공정기술에서 설계되었다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2012년도 제42회 동계 정기 학술대회 초록집
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• pp.317-318
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• 2012

현재의 반도체 산업에서 Hafnium oxide와 Hafnium silicates같은 high-k 물질은 CMOS gate와 DRAM capacitor dielectrics로 사용하기 위한 대표적인 물질에 속한다. MOSFET (metal oxide semiconductor field effect transistor)구조에서 gate length는 16 nm 이하로 계속 미세화가 연구 중이고, 또한 gate는 기존구조에서 Multi-gate구조로 다변화가 일어나고 있다. 이를 통해 게이트 절연막은 그 구조와 활용범위가 다양해지게 될 것이다. 동시에 leakage current와 dielectric break-down을 감소시키는 연구가 중요해지고 있다. 그러나 나노 영역에서의 기계적 특성에 대한 연구는 전무한 상태이다. 따라서 복잡한 회로 공정, 다양한 Multi-gate 구조, 신뢰도의 향상을 위해서는 유전박막 물질자체와 계면에서의 물리적, 기계적인 특징의 측정이 상당히 중요해지고 있다. 이에 본 연구는 Nano-indenter의 통해 경도(Hardness)와 탄성계수(Elastic modulus) 등의 측정을 통하여 시료 표면의 나노영역에서의 기계적 특성을 연구하고자 하였다. $HfO_2$게이트 절연막은 rf magnetron sputter를 이용해 Si (silicon) (100)기판위에 박막형태로 증착하였고, 이후 furnace에서 질소분위기로 온도(400, 450, $500^{\circ}C$)를 달리하여 20분 열처리를 하였다. 또한 Weibull distribution을 이용해 박막의 characteristic value를 계산하였으며, 실험결과 열처리 온도가 $400^{\circ}C$에서 $500^{\circ}C$로 증가함에 따라 경도와 탄성계수는 7.4 GPa에서 10.65 GPa으로 120.25 GPa에서 137.95 GPa으로 각각 증가하였다. 이는 재료적 측면으로 재료의 구조적 우수성이 증가된 것으로 판단된다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2011년도 제40회 동계학술대회 초록집
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• pp.470-470
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• 2011

반도체 집적회로의 고집적화 및 고성능화를 위한 기본 소자(MOSFET)의 미세화 및 단위공정의 물리적 한계를 극복하기 위한 다양한 연구가 진행되고 있다. 그 중 다양한 나노입자를 이용한 나노소자 제작 연구가 활발하게 이루어지고 있다. 하지만 이러한 나노입자를 이용한 나노소자의 제작에 있어서 원하는 위치의 나노입자의 배열과 정렬의 어려움을 겪고 있다. 이를 위해서 본 연구에서는 자기조립특성을 가지는 DNA 분자와 CdSe/ZnS 나노입자들의 표면 기능화를 통해서 상호 결합시키는 실험을 하였다. DNA 분자를 형틀로 이용하여 CdSe/ZnS 나노입자를 선택적 배열하고 전자 소자화하기 위해서는 CdSe/ZnS 나노입자의 표면 기능화가 필수적이다. 이를 위하여 무극성인 CdSe/ZnS 나노입자들과 DNA 분자의 phosphate backbone의 음전하와의 경합 특성을 향상시키기 위하여 이들 나노입자의 표면을 양전하로 치환하는 실험을 수행하였다. Core 나노입자인 CdSe 나노입자를 제작한 다음에 CdSe 보다 높은 band gap을 가지고 lattice mismatch가 적은 ZnS 로 shell 층을 형성하는 2-step 방법을 이용하여 합성한 CdSe/ZnS 나노입자를 무극성 용매인 chloroform 용액 0.5 ml에 분산시키고 DMAET 0.3 ml 와 Methanol 0.1 mg/ml를 이용하여 리간드들을 바꿔주고 과잉된 리간드인 DMAET를 제거하기 위해 Methanol로 3차례 세척한 다음 증류수에 용해시키는 실험을 하였다. 나노입자 기능화 과정 이후 기능화 여부를 판단하기 위하여 FT-IR spectroscopy 와 zeta potential 측정을 통하여 나노입자 표면의 변화와 전위를 측정하였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2013년도 제44회 동계 정기학술대회 초록집
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• pp.391-392
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• 2013

반도체 집적회로의 고집적화 및 고성능화를 위한 기본 소자(MOSFET)의 미세화 및 단위공정의 물리적 한계를 극복하기 위해 기존의 Top-down 방식에서 buttom-up 방식의 공정에 대한 연구가 진행되고 있다. 그 중 nanoparticles를 이용한 나노소자 제작 연구가 이루어지고 있다. 하지만 이러한 nanoparticles를 이용한 나노소자의 제작에 있어서 원하는 위치에 nanoparticles를 배열하고 정렬하는데 어려움을 겪고 있다. 이 문제를 해결하기 위해서 자기조립 특성을 가지고 있는 DNA분자와 기능화를 통하여 표면에 positive charge를 띄고있는 Gold nanoparticles를 상호결합 시키는 실험을 하였다. Au-DNA nanowire는 backbone에 있는 phosphate부분에서 negative charge를 띠고 있는 DNA와 positive charge를 띠고 있는 Gold nanoparticles가 결합하는 원리로 형성된다. 그렇지만 Gold particles를 표면이 아닌 DNA에만 붙이는 것은 아직 해결해야 할 부분으로 남아있다. 본 연구에서는 이 문제를 해결하기 위하여 pH 조절을 통하여 기능화된 Gold particles의 charge의 변화를 주고 이를 Zeta potential 측정기로 측정한 후에 이 particles와 DNA를 결합시켜서 FE-SEM과 AFM 으로 확인하는 실험을 하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2008년도 추계종합학술대회 B
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• pp.596-599
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• 2008

본 연구에서는 MicroTec을 이용하여 MOSFET 전송 특성을 분석하였다. MicroTec의 Semsim은 디바이스 시뮬레이터로써 입력 바이어스에 의해 공정 시뮬레이션인 SiDif와 디바이스 조립인 MergIC에 의해 소자를 시뮬레이션 한다. 소자에 대한 스케일링은 정전압 스케일링을 사용하였고, 채널의 길이는 100nm, 50nm, 25nm로 변화하면서 비교 분석하였다. MicroTec의 이동도 모델중 Lombardi, Constant, Yamaguchi 모델을 선택하여 이동도 모델을 비교하였다. 전류-전압 특성 곡선을 비교하였을때 Lombardi 모델과 Yamaguchi 모델보다 Constant 모델에서 결과값이 높게 나타는 것을 알 수 있었다. 또한 MicroTec의 유용성을 조사하여 시뮬레이터로서 적합함과 나노구조 소자의 스케일링 이론의 적합함을 보았다.

• 대한전자공학회논문지SD
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• 제47권10호
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• pp.14-22
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• 2010

기존의 n-type metal-oxide-semiconductor field effect transistor(NMOSFET)은 $n^+/p^{(+)}/n^+$ type의 이온 주입을 통하여 소스/채널/드레인 영역을 형성하게 된다. 30 nm 이하의 채널 길이를 갖는 초미세 소자를 제작함에 있어서 설계한 유효 채널 길이를 정확하게 얻기 위해서는 주입된 이온들을 완전히 activation하여 전류 수준을 향상시키면서도 diffusion을 최소화하기 위해 낮은 thermal budget을 갖도록 공정을 설계해야 한다. 실제 공정에서의 process margin을 완화할 수 있도록 오히려 p-type 채널을 형성하져 않으면서도 기존의 NMOSFET의 동작을 온전히 구현할 수 있는 junctionless(JL) MOSFET이 연구중이다. 본 논문에서는 3차원 소자 시뮬레이션을 통하여 silicon nanowire(SNW) 구조에 접목시킨 JL MOSFET을 최적 설계하고 그러한 조건의 소자에 대하여 conductance, maximum oscillation frequency($f_{max}$), current gain cut-off frequency($f_T$) 등의 기본적인 고주파 특성을 분석한다. 채널 길이는 30 nm이며 설계 변수는 채널 도핑 농도와 채널 SNW의 반지름이다. 최적 설계된 JL SNW NMOSFET에 대하여 동작 조건($V_{GS}$ = $V_{DS}$ = 1.0 V)에서 각각 367.5 GHz, 602.5 GHz의 $f_T$, $f_{max}$를 얻을 수 있었다.