• Journal of the Microelectronics and Packaging Society
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• v.19 no.4
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• pp.19-23
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• 2012

Silicon substrate for light emitting diodes (LEDs) has been the tendency of LED packaging for improving power consumption and light output. In this study, a low cost and high throughput Si through via fabrication has been demonstrated using a wet etching process. Both a wet etching only process and a combination of wet etching and dry etching process were evaluated. The silicon substrate with Si through via fabricated by KOH wet etching showed a good electrical resistance (${\sim}5.5{\Omega}$) of Cu interconnection and a suitable thermal resistance (4 K/W) compared to AlN ceramic substrate.

• Proceedings of the KWS Conference
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• 2006.05a
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• pp.227-229
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• 2006

3차원 실장을 하기 위해서 딥핑 방법으로 전기적 신호를 전달할 수 있는 비아를 가진 실리콘 웨이퍼를 제작하였다. 레이저를 이용하여 실리콘 웨이퍼에 개구부가 원형에 가까운 관통 홀을 형성하였다. 관통 홀의 벽에 도금 방법으로 시드 층을 형성하였다. 관통 홀의 충전 금속은 Sn-3.5Ag-0.7Cu 솔더를 사용하였다. 딥핑 방법으로 시드 층과 솔더 사이의 확산 현상 이용하여 전기적 신호를 전달 할 수 있는 비아를 형성하였다. 비아 내부에 일부 기공과 크랙이 발견되기도 했으나 딥핑 방법을 통해서 빠른 시간 내에 비아를 가진 실리콘 웨이퍼를 제작 할 수 있었다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.45 no.2
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• pp.112-117
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• 2008

Vertical interconnection scheme using novel silicon-through-via for 3D MEMS devices or stacked package is proposed and fabricated to demonstrate its feasibility. The suggested silicon-through-via replaces electroplated copper, which is used as an interconnecting material in conventional through-via, with doped silicon. Adoption of doped silicon instead of metal eliminates thermal-mismatch-induced stress, which can make troubles in high temperature MEMS processes, such as wafer bonding and LP-CVD(low pressure chemical vapor deposition). Two silicon layers of $30{\mu}m$ thickness are stacked on the substrate. The through-via arrays with spacing $40{\mu}m$ and $50{\mu}m$ are fabricated successfully. Electrical characteristics of the through-via are measured and analyzed. The measured resistance of the silicon-through-via is $169.9\Omega$.

• Journal of Welding and Joining
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• v.27 no.3
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• pp.17-22
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• 2009

• Proceedings of the Korean Institute of Surface Engineering Conference
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• 2015.11a
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• pp.343-343
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• 2015

고종횡비의 실리콘 관통전극(TSV)은 반도체 3차원 적층을 실현하기 위한 핵심적인 기술이다. TSV의 충전은 주로 전해도금을 이용하는데 무결함 충전을 위해서 도금액에 몇 가지 첨가제(억제제, 가속제, 평탄제)가 포함된다. 본 연구에서는 첨가제 유무 따른 비아 충전 양상 및 무결함 충전에 대한 연구를 진행하였다. 비아 충전 공정을 위해서 직경 10 um, 깊이 50 um의 TSV가 패터닝된 웨이퍼를 준비하였으며 도금 후 단면을 관찰하여 도금의 양상을 비교하였다. 도금액에 첨가제가 포함되지 않는 조건, 억제제와 가속제만 포함된 조건, 세 가지 첨가제가 모두 포함된 조건으로 비아 충전을 실행하였으며 최종적으로 무결함 충전이 되는 첨가제 조건을 찾을 수 있었다.

• Journal of the Korean Society for Precision Engineering
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• v.26 no.12
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• pp.18-22
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• 2009

• Proceedings of the Korean Institute of Surface Engineering Conference
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• 2011.05a
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• pp.175-177
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• 2011

오늘날 반도체 소자의 성능을 좌우하는 배선폭은 수십 나노미터급으로 배선폭 감소에 의한 소자의 집적은 한계에 다다르고 있다. 또한 2차원 회로 소자의 문제점으로 지적되는 과도한 전력소모, RC Delay, 열 발생 문제등도 쟁점사항이 되고 있다. 이런 2차원 회로를 3차원으로 쌓아올린다면 보다 효율적인 회로구성이 가능할 것이고 이에 따른 성능향상이 클 것이다. 3차원 회로 구성의 핵심기술은 기판을 관통하여 다른 층의 회로를 연결하는 실리콘 관통 전극을 형성하는 것이다.

• Journal of the Korean Society for Precision Engineering
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• v.26 no.12
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• pp.23-31
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• 2009

• Journal of the Korean Society for Precision Engineering
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• v.26 no.12
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• pp.32-40
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• 2009

• Proceedings of the Korean Institute of Surface Engineering Conference
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• 2015.11a
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• pp.191-191
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• 2015

반도체 소자 성능 향상을 위한 3차원 TSV배선 공정이 연구되었다. 전기도금을 이용한 TSV 공정 시 기존에는 황산 구리 수용액내에 억제제, 가속제, 평탄제등을 첨가한 복잡한 전해질이 사용되었지만 본 연구에서는 억제제만을 이용하여 Cu bottom-up filling에 성공하여 전해질의 조성을 단순화 시켰다.