• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제7권1호
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• pp.99-107
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• 2001

본 논문에서는 내장 메모리 테스트를 위해 메모리 테스트 알고리즘인 10N March 테스트 알고리즘을 회로로 구현하였으며, 구현된 내장 메모리 BIST 회로를 제어하기 위해 IEEE 1149.1 표준안을 회로로 구현하였다. 구현된 내장 메모리 테스트 회로는 워드 단위의 메모리를 위한 변경 데이터를 이용함으로써 워드 단위 메모리의 고착 고장, 천이 고장, 결합 고장을 완전히 검출할 수 있다. 구현된 회로는 Verilog-HIDL을 이용하여 구현하였으며, Synopsys에서 합성하였다. 합성된 메모리 테스트 회로와 IEEE 1149.1 회로의 검증은 메모리 컴파일러에 의해 생성된 메모리 셀과 VerilogXL을 이용하여 수행하였다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2007년도 춘계학술발표대회
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• pp.192-196
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• 2007

그동안 소프트웨어의 신뢰도가 테스트중은 물론 운영중에도 고장을 검출 및 수벙함으로써 성장될 수 있다는 가정 하에 SRGM이 연구되어왔다. 한편, 어떤 논문에서는 운영중에 소프트웨어를 수정한다는 것이 특히 범용 소프트웨어인 경우 불가능에 가깝기 때문에 테스트노력이 일정한 것으로 가정하기도 하였다.. 저자는 소프트웨어의 신뢰도 현상에 접근할 수 있는 단순한 기법을 제안하여 기존신뢰도 모델을 수정하지 않고 고장률을 줄일 수 있도록 하는 방안을 제시한다.

• 한국통신학회논문지
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• 제22권10호
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• pp.2123-2135
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• 1997

고집적 SRAM을 구성하고 있는 일반적인 메모리 셀을 이용하여 저항성 단락을 MOSFET의 게이트-소오스, 게이트-드레인, 소오스-드레인에 적용시키고, 각 단자에서 발생 가능한 개방 결함을 고려하여 그 영향에 따른 메모리의 자장노드의 전압과 VDD에서의 정전류를 PSPICE 프로그램으로 분석하였다. 해석 결과를 고려하여 메모리의 기능성과 신뢰성을 향상시키기 위해 기능 테스트와 IDDQ 테스트에 동시에 적용할 수 있는 O(N)의 복잡도를 갖는 테스트 알고리즘을 제안하였다. 테스트의 질과 효율을 좀 더 향상시키기 위해 메모리에서 발생되는 고장을 검출하는 BIST 회로와 정전류의 비정상적인 전류의 흐름을 발생시키는 결함을 검출하는 BICS를 설계하였다. 또한 구현한 BIST/BICS 회로는 고장 메모리의 수리를 위해 고장 및 결함의 위치를 검출할 수 있다.

• 대한전자공학회논문지SD
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• 제39권9호
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• pp.45-54
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• 2002

P45 본 논문에서는 SOC의 내장된 코어를 테스트하기 위한 새로운 DFT 방법인 순차적 테스트 데이터 압축 방법을 제안한다. 순차적 테스트 데이터 압축 방법은 테스트 데이터양을 줄이기 위하여 공유 비트 압축과 고장 무검출 패턴 압축 방법을 이용하였다. 그리고 순차적 테스트 데이터 압축 방법을 이용하는 회로는 스캔 DFT 방법을 기반으로 하고 있으며, test-per-clock 방법을 적용하여 매 클럭마다 테스트 할 수 있는 구조를 가지고 있다. 제안된 압축 방법의 실험을 위하여 벤치마크 회로인 ISCASS85와 ISCASS89 완전 스캔 버전을 이용하였으며, ATPG와 고장 시뮬레이션을 위하여 ATALANTA를 사용하였다. 실험 결과 순차적 테스트 데이터 압축 방법의 테스트 데이터의 양이 스캔 DFT를 적용한 회로에 비해 최대 98% 까지 줄어듦을 확인하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 하계종합학술대회논문집
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• pp.791-794
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• 1998

칩의 집적도에 비레한 테스트 문제의 원초적인 해결은 VHDL등으로 기술되는 상위기능 수준에서부터 고려되어야 한다. 본 논문에서는 상위수준의 기능정보에서 테스트점을 삽입 제어흐름(control flow)를 변경하여 고집적 회로의 고장점검도를 증진시키는 기술을 소개한다. while 푸프와 if-then-else 제어문에 AND 및 OR 타입 등의 테스점을 삽입하여 내부 신호의 조정도를 최적화시킨다. 랜덤패턴 시뮬레이션을 벤치마크 회로에 적용 각 변수의 조정도를 산출하여 테스트점의 종류 및 삽입할 위치를 결정하였다. 본 연구에서 제안하는 상대적 랜덤도에 의하여 VHDL 코드에 단일 테스트점을 삽입 합성한 결과 게이트 수준회로에 대한 고장점검도가 최대 30% 까지 증진됨을 알 수 있었다.

• 전자통신동향분석
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• 제3권3호
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• pp.76-84
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• 1988

자동적으로 테스트 패턴을 생성하는 방법에는 랜덤 패턴을 이용한 고장 시뮬레이션 기법과 알고리즘적인 테스트 생성 기법이 있다. 본고에서는 알고리즘적인 테스트 생성 기법에 대해서 지금까지 발표된 알고리즘을 위주로 하여 이들에 대한 연구동향 및 최근의 연구 사례에 대해서 기술한다.

• 한국인터넷방송통신학회논문지
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• 제14권4호
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• pp.219-225
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• 2014

본 논문에서는 디지털 논리회로의 스캔(scan) 방식에 기초한 효율적인 테스터블(testable) 스캔 셀(cell)을 제안하며 타이밍과 관련된 지연고장(delay fault)을 검출하기 위한 Mux-based 스캔 셀 설계와 테스트방식을 제안한다. 이로 인해 설계와 검증 시 소요되는 테스트 시간과 비용을 단축하고, LOC(Launch-off-Capture)와 LOS(Launch-off-Shift)방식의 지연고장 테스트 방안도 제안한다. 제안된 테스트방식은 스캔 입력에서 거리가 먼 마지막 스캔 셀까지의 전역 제어신호(global control signal)가 늦게 도달하는 문제점을 클럭(clock) 신호를 이용하여 동기화시킴으로써 보다 빠르게 구동시켜 고속의 테스트가 가능하다. 또한, 테스트 벡터 입력 시 대상회로의 논리 값 인가를 차단하여 테스트 벡터 입력동안의 스캔 전력소모를 효과적으로 줄이도록 한다. 스캔 셀 설계의 논리 동작과 타이밍 시뮬레이션을 통해 제안된 방식의 동작을 증명 한다.

• 대한전자공학회논문지SD
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• 제43권5호
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• pp.34-47
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• 2006

본 논문에서는 무선 트랜시버 구성소자들의 완제품 테스팅을 용이하게 할 수 있는 새로운 테스팅 기법을 제안하였다. 즉 RF 집적회로에 존재하는 고장들에 대하여 설계사양의 정보를 포함하는 구간고장모델(band fault model)을 제안하고 이 구간고장모델들의 변화를 회로의 출력에서 그대로 관찰할 수 있도록 함으로써 시간영역에서 설계사양에 대한 테스트를 용이하게 할 수 있는 방식을 제시하였다. 이 방식은 주파수 영역에서 테스트를 행하는 기존의 설계사양 테스트를 시간영역에서 용이하게 테스트할 수 있도록 함으로써 고가의 테스트 장비가 필요 없으며 테스트 시간이 단축되는 장점이 있다. 본 논문에서 제시된 테스팅 기법을 5.25 GHz 저잡음증폭기의 테스트에 적용하여 설계사양을 고려한 시간영역 테스팅 기법이 저잡음증폭기를 비롯한 RF 집적회로의 테스트에 매우 효과적임을 입증하였다.

• 전자공학회논문지C
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• 제35C권12호
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• pp.13-22
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• 1998

본 논문에서는 CMOS VLSI 회로의 IDDQ 테스팅을 위한 0.8㎛ single-poly two-metal CMOS 공정으로 제작된 고성능 내장형 전류감지기를 제안한다. 테스트 대상회로는 브리징 고장이 존재하는 4 비트 전가산기를 사용하였다. 크기가 다른 두 개의 nMOS를 사용하여 저항값이 다른 두 개의 브리징 고장을 삽입하였다. 그리고 게이트 단자를 제어하여 다양한 고장효과를 실험하였다. 제안된 내장형 전류감지기는 테스트 대상회로에 사용되는 클럭의 주기 끝에서 고장전류를 검사하여 기존에 설계된 내장형 전류감지기 보다 긴 임계전파지연 시간과 큰 면적을 가지는 테스트 대상회로를 테스트 할 수 있다. HSPICE 모의실험과 같이 제작 칩의 실험결과 제안한 내장형 전류감지기가 회로 내에 삽입된 브리징 고장을 정확하게 검출함을 확인하였다.

• 대한전자공학회논문지SD
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• 제43권8호
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• pp.27-34
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• 2006

내장 자체 테스트 과정에서 의사 무작위 패턴 생성기에 의해 만들어진 패턴들은 효율적인 고장 검출을 제공하지 못한다. 쓸모없는 패턴들은 테스트 시간을 줄이기 위해 제거하거나 수정을 통해 유용한 패턴으로 바꾸어야한다. 본 논문에서는 LFSR에서 생성하는 의사 무작위 패턴을 수정하고 추가적인 유효 비트 플래그를 사용하여 테스트 길이를 개선하고 높은 고장 검출률을 높이는 방법을 제안하고 있다. 또한 쓸모없는 패턴을 제거하거나 유용한 패턴으로 변경하기 위해 reseeding 방법과 수정 비트 플래그 모두 사용한다. 패턴을 수정할 때는 테스트 길이를 줄일 수 있도록 비트의 변화가 가장 적은 수를 선택한다. 본 논문에서는 단일 고착 고장만을 고려하였으며 결정 패턴을 사용하는 seed를 통해 100%의 고장 검출률을 얻을 수 있다.