• 한국전자파학회논문지
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• 제22권11호
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• pp.1111-1116
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• 2011

본 논문에서는 기존 CMOS 수동 스위치를 사용한 switched - line 타입 위상변화기의 수동 스위치를 공통게이트 증폭기(양방향 증폭기)로 대체한 60 GHz CMOS 양방향 능동 위상변화기를 제안한다. 양방향 능동 위상변화기는 양방향 증폭기 블록과 수동 delay line 네트워크 블록으로 구성된다. 양방향 증폭기 블록은 순방향과 역방향의 특성이 같도록 설계하기 위해 공통 게이트 증폭기(CGA) 구조가 적합하며, 입력단과 출력단의 매칭은 대칭으로 이루어진다. 또한, 통합 바이어스 회로를 이용하여 1개의 바이어스 전압($V_{DS}$)만으로도 증폭의 방향(순방향, 역방향)과 크기를 조절할 수 있도록 구성하였다. 수동 delay line 네트워크 블록은 마이크로스트립 라인으로 구성하였다. 동부 하이텍 1P8M 130-nm CMOS 공정을 이용하여 90도, 180도 1-bit 양방향 능동 위상변화기를 각각 설계하였고, 시뮬레이션 결과 60 GHz에서 평균 -3 dB의 삽입 손실을 얻었으며, 각각 90도 180도의 위상차를 얻었다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2006년도 춘계종합학술대회
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• pp.865-868
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• 2006

본 연구에서는 20nm이하 채널길이를 가진 이중게이트 FinFET에 대하여 문턱전압이하에서 서브문턱스윙을 분석하였다. 분석을 위하여 분석학적 전류모델을 개발하였으며 열방사 전류 및 터널링 전류를 포함하였다. 열방사전류는 포아슨방정식에 의하여 구한 포텐셜분포 및 맥스월-볼쯔만통계를 이용한 캐리어분포를 이용하여 구하였으며 터널링전류는 WKB(Wentzel-framers-Brillouin)근사를 이용하였다. 이 두 모델은 상호 독립적이므로 각각 전류를 구해 더함으로써 차단전류를 구하였다. 본 연구에서 제시한 모델을 이용하여 구한 서브문턱스윙값이 이차원시뮬레이션값과 비교되었으며 잘 일치함을 알 수 있었다. 분석 결과 10nm이하에서 특히 터널링의 영향이 증가하여 서브문턱스윙특성이 매우 저하됨을 알 수 있었다 이러한 단채널현상을 감소시키기 위하여 채널두께 및 게이트산화막의 두께를 가능한한 않게 제작하여야함을 알았으며 이를 위한 산화공정개발이 중요하다고 사료된다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2006년도 춘계종합학술대회
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• pp.869-872
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• 2006

본 연구에서는 나노구조 이중게이트 FinFET에 대하여 문턱전압이동 특성을 분석하였다. 분석을 위하여 분석학적 전류모델을 개발하였으며 열방사 전류 및 터널링 전류를 포함하였다. 열방사전류는 포아슨방정식에 의하여 구한 포텐셜분포 및 맥스월-볼쯔만통계를 이용한 캐리어분포를 이용하여 구하였으며 터널링전류는 WKB(Wentzel-framers-Brillouin)근사를 이용하였다. 이 두 모델은 상호 독립적이므로 각각 전류를 구해 더함으로써 문턱전압을 구하였다. 본 연구에서 제시한 모델을 이용하여 구한 문턱전압이동값이 이차원시뮬레이션값과 비교되었으며 잘 일치함을 알 수 있었다. 분석 결과 10nm이하에서 특히 터널링의 영향이 증가하여 문턱전압이동이 매우 현저하게 나타남을 알 수 있었다. 이러한 단채널현상을 감소시키기 위하여 채널두께 및 게이트산화막의 두께를 가능한한 얇게 제작하여야함을 알았으며 이를 위한 산화공정개발이 중요하다고 사료된다.

• 한국정보통신학회논문지
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• 제11권4호
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• pp.760-765
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• 2007

본 연구에서는 나노구조 이중게이트 FinFET에 대하여 문턱전압이동 특성 및 드레인유기장벽저하(Drain Induced Barrier Lowering; DIBL)특성을 분석하였다. 분석을 위하여 분석학적 전류모델을 개발하였으며 열방사전류 및 터널링전류를 포함하였다. 열방사전류는 포아슨방정식에 의하여 구한 포텐셜분포 및 맥스월-볼쯔만통계를 이용한 캐리어분포를 이용하여 구하였으며 터널링 전류는 WKB(Wentzel-Kramers-Brillouin)근사를 이용하였다. 이 두 모델은 상호 독립적이므로 각각 전류를 구해 더함으로써 문턱 전압을 구하였다. 본 연구에서 제시한 모델을 이용하여 구한 문턱 전압 이동값이 이차원 시뮬레이션값과 비교되었으며 잘 일치함을 알 수 있었다. 분석 결과 10nm 이하에서 특히 터널링의 영향이 증가하여 문턱전압이동 및 DIBL이 매우 현저하게 나타남을 알 수 있었다. 이러한 단채널현상을 감소시키기 위하여 채널두께 및 게이트산화막의 두께를 가능한한 얇게 제작하여야함을 알았으며 이를 위한 산화공정개발이 중요하다고 사료된다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2009년도 추계학술대회
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• pp.907-909
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• 2009

본 연구에서는 FinFET 제작시 단채널효과에 가장 큰 영향을 미치는 게이트산화막두께에 따른 문턱전압의 변화를 관찰하고자한다. 산화막두께의 영향을 분석하기 위하여 분석학적 3차원 포아송방정식을 이용한 전송모델을 사용하였다. 나노구조 FinFET에서 문턱전압에 영향을 미치는 구조적 요소 중 게이트 산화막은 매우 중요한 소자파라미터이다. 본 연구의 모델이 타당하다는 것을 입증하기 위하여 포텐셜분포값을 3차원 수치해석학적 값과 비교하였다. 결과적으로 본 연구에서 제시한 포텐셜모델이 3차원 수치해석학적 시뮬레이션모델과 매우 잘 일치하였으며 FinFET의 산화막두께에 따라 문턱전압특성을 분석하였다.

• 정보처리학회논문지A
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• 제11A권2호
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• pp.115-122
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• 2004

본 논문에서는 전류모드 CMOS를 사용하여 다치 가산기 및 다치 승산기를 구현하였으며, 먼저 효과적인 집적회로 설계 이용성을 갖는 전류모드 CMOS를 사용하여 3치 T-게이트와 4치 T-게이트를 구현하였다. 구현된 다치 T-게이트를 조합하여 유한체 $GF(3^2)$의 2변수 3치 가산표와 승산표를 실현하는 회로를 구현하였으며, 이들 다치 T-게이트를 사용하여 유한체 $GF(4^2)$의 2변수 4치 가산표와 승산표를 실현하는 회로를 구현하였다. 또한, Spice 시뮬레이션을 통하여 이 회로들에 대한 동자특성을 보였다. 다치 가산기 및 승산기들은 $1.5\mutextrm{m}$ CMOS 표준 기술의 MOSFET 모델 LEVEL 3을 사용하였고, 단위전류는 $15\mutextrm{A}$로 하였으며, 전원전압은 3.3V를 사용하였다. 본 논문에서 구현한 전류모드 CMOS의 3치 가산기와 승산기, 4치 가산기와 승산기는 일정한 회선경로 선택의 규칙성, 간단성, 셀 배열에 의한 모듈성의 이점을 가지며 특히 차수 m이 증가하는 유한체의 두 다항식의 가산 및 승산에서 확장성을 가지므로 VLSI화 실현에 적합한 것으로 생각된다.

• 한국정보통신학회논문지
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• 제21권5호
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• pp.869-875
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• 2017

본 연구에서는 TCAD 시뮬레이션을 이용하여 4가지 터널링 전계효과 트랜지스터(Tunnel Field-Effect Transistors; TFETs) 구조에 따른 특성을 조사하였다. 단일게이트 TFET(SG-TFET), 이중게이트 TFET(DG-TFET), L-shaped TFET(L-TFET), Pocket-TFET(P-TFET)의 4가지 TFET를 유전율과 채널 길이를 변화함에 따라서 드레인 전류-게이트전압 특성을 시뮬레이션해서 문턱전압이하 스윙(Subthreshold Swing; SS)과 구동 전류(On-current)면에서 비교하였다. 고유전율을 가지며 라인 터널링을 이용하는 L-TFET 구조와 P-TFET 구조가 포인트 터널링을 이용하는 SG-TFET와 DG-TFET보다 구동전류면에서 10배 이상 증가하였고, SS면에서 20 mV/dec이상 감소하였다. 특히, 고유전율을 가진 P-TFET의 주 전류 메카니즘이 포인트 터널링에서 라인터널링으로 변화하는 험프현상이 사라지면서 SS가 매우 향상되는 것을 보였다. 4가지 TFET 구조의 분석을 통해 포인트터널링을 줄이고 라인터널링을 강조하는 새로운 TFET 구조의 가이드 라인을 제시한다.

• 대한전자공학회논문지SD
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• 제41권6호
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• pp.1-7
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• 2004

본 논문에서는 2차원 양자 역학적 모델링 및 시뮬레이션(quantum mechanical modeling and simulation)으로써, 자기정렬 이중게이츠 구조(self-aligned double-gate structure)인 FinFET에 관하여 결합된 푸아송-슈뢰딩거 방정식(coupled Poisson and Schrodinger equations)를 셀프-컨시스턴트(self-consistent)한 방법으로 해석하는 수치적 모델을 제안한다. 시뮬레이션은 게이트 길이(Lg)를 10에서 80nm까지, 실리콘 핀 두께($T_{fin}$)를 10에서 40nm까지 변화시켜가며 시행되었다. 시뮬레이션의 검증을 위한 전류-전압 특성을 실험 결과값과 비교하였으며, 문턱 전압 이하 기울기(subthreshold swing), 문턱 전압 롤-오프(thresholdvoltage roll-off), 그리고 드레인 유기 장벽 감소(drain induced barrier lowering, DIBL)과 같은 파라미터를 추출함으로써 단채널 효과를 줄이기 위한 소자 최적화를 시행하였다. 또한, 고전적 방법과 양자 역학적 방법의 시뮬레이션 결과를 비교함으로써,양자 역학적 해석의 필요성을 확인하였다. 본 연구를 통해서, FinFET과 같은 구조가 단채널 효과를 줄이는데 이상적이며, 나노-스케일 소자 구조를 해석함에 있어 양자 역학적 시뮬레이션이 필수적임을 알 수 있었다.

• 대한전자공학회논문지TC
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• 제42권1호`
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• pp.81-89
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• 2005

본 논문에서는 네트워크를 설계하고 분석할 수 있는 실용적인 시뮬레이션 도구의 구현에 대하여 기술하였다. 본 시뮬레이터의 특징은 쉽고 직관적인 사용법, 장비와 프로토콜의 실제 동작 구현, 시뮬레이션용 트래픽의 실제 생성과 전송, VoIP의 지원 등이다 특히 본 논문은 VoIP를 지원하는 시뮬레이터의 구현과 적용 방법에 초점을 맞추었다. 음성 트래픽의 특성만을 정의하여 전송하고 일반 데이터와 동일하게 처리하여 지연과 같은 품질만 분석하는 기존의 도구와는 차별을 두었다. 이를 위하여 통화를 연결하고 해제하는 호 신호와 음성 정보 트래픽을 구분하여 생성하고 처리하도록 하였다. 또한, VoIP 게이트웨이와 게이트키퍼 등의 장비를 탑재하여 호 처리율이나 실패율과 같은 장비의 성능과 함께 PSTN과 인터넷 상호 간의 음성 트래픽 전송ㆍ품질을 분석할 수 있도록 하였다. 본 시스템의 구현 방법과 적용 예를 통하여 시뮬레이션 도구의 활용화 방안을 제시하였다.

• 정보과학회 논문지
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• 제42권2호
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• pp.213-219
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• 2015

현대 사회에서는 새로운 기술이나 가설을 증명하기 위해 시뮬레이션을 사용한다. 특히, 군사 훈련을 진행하거나 전쟁상황을 예측하기 위하여 국방 Modeling & Simulation(M&S)을 사용한다. 국방 M&S는 실제 환경에서 진행하는 Live Simulation, 가상환경에서 진행하는 Virtual Simulation, 그리고 워 게임과 같은 Constructive Simulation으로 이루어지며 각각을 L체계, V체계, C체계라고 한다. L체계는 실제 환경을 전제하기 때문에 현실성이 높지만 예산 효율성이 떨어진다. 이와 반대로 V와 C체계는 현실성이 떨어지지만 예산 효율성을 높인다. 이러한 각 체계의 장단점을 바탕으로 세 가지 체계를 모두 연동한 L-V-C 통합 환경을 구축한다면 시뮬레이션의 질을 향상시킬 수 있다. 본 논문에서는 L-V-C 통합 환경을 구축하기 위해 이기종 시뮬레이션 미들웨어 간 연동하는 방안을 제시하고 서로 다른 미들웨어간의 연동 테스트 결과를 보인다.