• 대한전자공학회논문지SD
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• 제45권4호
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• pp.36-42
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• 2008

본 논문은 광통신-시리얼 링크를 위한 40Gb/s 클록 및 데이터 복원 회로의 설계를 제안한다. 설계된 본 회로는 다중 위상을 생성하는 LC 탱크 PLL을 이용하여 8개의 샘플링 클록을 생성하고 $2{\times}$ 오버샘플링 구조의 뱅-뱅 위상 검출기를 이용하여 데이터와 클록의 위상을 조정한다. 40Gb/s의 입력 데이터가 샘플링을 거쳐서 1:4 디멀티플렉싱되어 4채널에 10Gb/s 출력으로 복원되는 구조로서 디지털과 아날로그의 전원을 분리하여 설계가 진행되었다. 인덕터를 사용하여 칩면적은 $2.8{\times}2.4mm^2$을 차지하고 전력소모는 약 200mW이다. 0.18um CMOS공정으로 칩 제작후 측정결과 채널당 악 9.5Gb/s 출력이 측정되었다(직렬입력 약 38Gb/s 해당).

• 전기전자학회논문지
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• 제12권1호
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• pp.1-7
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• 2008

최근 급진적으로 반도체 기술이 발전함에 따라 집적회로(VLSI)의 집적도가 향상되고 있으며, 이동통신 및 멀티미디어의 발달로 많은 양의 데이터를 고속으로 처리하기 위한 대규모 프로세서들이 개발되고 있다. 전가산기는 디지털 프로세서와 마이크로프로세서에 있어 매우 중요한 요소이다. 따라서 전가산기 설계 시 전력소비와 스피드의 개선은 중요한 요소이다. 본 논문에서는 일반적인 Ratioed 로직과 패스 트랜지스터 로직을 이용하여 새로운 구조의 전가산기를 제안하였다. 제안된 전가산기는 일반적인 CMOS, TGA, 14T에 비해 좋은 성능을 나타내었다. 제안된 회로는 지연시간의 경우 기존회로의 평균값에 비해 13%우수하였고 PDP(Power Delay Product)비율은 약 9% 정도 우수한 특성을 보이고 있다. 실측 회로의 크기 평가를 위해 0.18um CMOS공정으로 레이아웃을 하고 HSPICE를 이용하여 시뮬레이션 하였다.

• 전기전자학회논문지
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• 제20권3호
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• pp.318-321
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• 2016

IoT 산업이 빠르게 성장하면서 전원 관리 집적회로의 중요성이 부각되고 있다. 본 논문에서는 리플 Subtractor, 피드 포워드 커패시터, OTA를 이용한 LDO 구조를 제안한다. 이를 통해 10MHz가 넘는 고주파 영역에서도 -40dB 이상 높은 전원 전압 제거비(PSRR)를 얻었다. 설계된 Low-Dropout(LDO) 레귤레이터는 $0.18{\mu}m$ CMOS 공정에서 설계되었으며 시뮬레이션 결과 PSRR은 부하 전류 40mA, 500kHz에서 -73.4dB다. 최대 구동 가능 전류는 40mA이다.

• 한국항해항만학회지
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• 제36권9호
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• pp.737-740
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• 2012

A miniaturized CMOS bandpass filter for a single RF transceiver system is presented, using diagonally end-shorted coupled lines and lumped capacitors. In contrast to conventional miniaturized coupled line filters, it is proven that the effective permittivity variation of the coupled transmission line has no effect on shifting the center frequency when the bandpass filter is highly miniaturized. A bandpass filter at a center frequency of 2 GHz was fabricated by $0.18{\mu}m$ CMOS technology. The insertion loss with the die area of $1500{\mu}m{\times}1000{\mu}m$ is -5.14 dB. Simulated results are well agreed with the easurements. It also verify the center frequency stability in the compact size bandpass filter.

• 한국콘텐츠학회논문지
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• 제13권10호
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• pp.54-61
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• 2013

본 논문에서는 하드웨어 기반의 영상 신호 윤곽선 검출을 위한 하드웨어기반의 알고리즘으로 CMOS 이미지 센서의 인접픽셀과 아날로그 상관기로 구성되는 윤곽선 검출기를 제안한다. 제안하는 이미지 윤곽 검출기는 각 열(column)마다 비교기를 공유하고, 비교기는 기준전압과 비교를 통해 대상 픽셀의 윤곽선 여부를 판별한다. 이미지 센서와 직접적으로 연결된 윤곽선 검출 회로는 기존의 연구와 비교하여 면적은 4배, 그리고 전력소모는 20 % 감소하는 결과를 보였다. 또한 외부에서 기준전압을 제어할 수 있어, 윤곽선 검출의 민감도를 조절하기에 유용한 장점을 가진다. 0.18 ${\mu}m$ CMOS 공정에서 제작된 칩은 34%의 fill factor를 가지며, 픽셀 당 0.9 ${\mu}W$의 전력소모를 가진다.

• 한국전자파학회논문지
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• 제15권2호
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• pp.140-144
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• 2004

직렬 공진형 공통 소스 접지 트랜지스터 쌍은 선택형 이중 밴드 LNA에 가장 널리 사용되는 구조이다. 본 논문은 이러한 선택형 이중밴드 저잡음 증폭기를 동시에 서로 다른 주파수에서 구동하였을 때 나타나는 잡음지수의 악화 정도를 해석하고, 0.18$\mu\textrm{m}$ CMOS 공정으로 구현한 LNA의 실험 결과와 비교한다. 아울러, 잡음 해석을 통해 다른 밴드 LNA로부터 발생하는 트랜지스터의 채널 잡음과 전원 잡음의 기여도를 분석하고, 동시형 LNA로 사용하였을 때 잡음을 최소화하기 위한 정합구조를 제안한다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2008년도 하계종합학술대회
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• pp.419-420
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• 2008

A power amplifier(PA) has been designed for 900 MHz-band applications. The PA consists of a single-ended CMOS amplifier which has $0.18{\mu}m{\times}64{\times}6$ gate width. The PA has been designed using $0.18{\mu}m$ CMOS process. At 900 MHz, the PA exhibit an output power of 20.8 dBm and a power-added efficiency(PAE) of 58.4 % with 22.2 dB power gain.

• ETRI Journal
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• 제33권3호
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• pp.462-465
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• 2011

A millimeter-wave (mm-wave) high-linear low-noise amplifier (LNA) is presented using a 0.18 ${\mu}m$ standard CMOS process. To improve the linearity of mm-wave LNAs, we adopted the multiple-gate transistor (MGTR) topology used in the low frequency range. By using an MGTR having a different gate-source bias at the last stage of LNAs, third-order input intercept point (IIP3) and 1-dB gain compression point ($P_{1dB}$) increase by 4.85 dBm and 4 dBm, respectively, without noise figure (NF) degradation. At 33 GHz, the proposed LNAs represent 9.5 dB gain, 7.13 dB NF, and 6.25 dBm IIP3.

• 한국정보통신학회논문지
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• 제15권11호
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• pp.2457-2464
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• 2011

본 논문에서는 압전 소자를 이용한 진동에너지 하베스팅 회로를 설계하였다. 압전소자의 전력-전압 특성을 이용하여 최대 전력을 부하로 전달하기 위한 MPPT(Maximum Power Point Tracking) 제어 기능을 구현하였다. MPPT 제어 회로는 압전소자의 출력 단에 연결된 전파 정류회로의 개방회로 전압을 주기적으로 샘플링하여 최대 가용전력이 생성되는 지점을 추적하고 이를 부하로 전달하는 역할을 한다. 제안된 진동에너지 하베스팅 회로는 $0.18{\mu}m$ CMOS 공정으로 설계하였다. 모의실험 결과 설계된 회로의 최대 전력 효율은 91%이고, pad를 제외한 칩 면적은 $700{\mu}m{\times}730{\mu}m$이다.

• 대한전자공학회논문지SD
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• 제47권6호
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• pp.51-56
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• 2010

본 논문에서는 전압제어위상지연단(Voltage Controlled Delay Line : VCDL)을 이용하여 기존의 위상고정루프와 다른 형태의 위상 지연고정루프(Phase Delay Locked Loop)를 제안 하였다. 이 구조는 기존의 위상고정루프의 2차 또는 3차 루프필터(Loop Filter)를 단하나의 커패시터로 구현하여 넓은 면적을 차지하던 루프필터의 면적을 크게 줄여 전체 칩을 $255{\mu}m$ $\times$ $935.5{\mu}m$ 크기로 집적하였다. 제안된 회로는 1.8V $0.18{\mu}m$ CMOS 공정의 파라미터를 이용하여 HSPICE로 시뮬레이션을 수행하고 회로의 동작을 검증하였다.