• 대한전자공학회논문지SD
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• 제43권12호
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• pp.1-7
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• 2006

본 논문에서는 자동 온도 보상 기법을 사용한 on-chip CMOS 내부 전원 전압 발생기를 제안하였다. PMOSFET의 경우, 게이트 바이어스 저압에 따라 온도의 변화에 대한 소오스-드레인간 전류 특성이 달라진다. 제안된 내부 전원 전압 발생기는 서로 다른 게이트 바이어스 전압에 두 개의 PMOSFET를 놓고, 이의 온도에 대한 서로 상이한 소오스-드레인간 전류 특성을 이용하여 내부 전원 전압 발생기 전체의 온도 의존도를 줄였다. 제안된 회로는 동부-아남 $0.18{\mu}m$ 공정을 이용하여 제작되었으며 측정 결과로 내부 전원 전압은 $-10^{\circ}C{\sim}100^{\circ}C$의 범위에서 $-0.49mV/^{\circ}C$의 온도 의존도를 보였으며 $2.2V{\sim}4.0V$의 동작 범위에서 외부 전압에 대하여 내부 전원 전압의 변화는 6mV/V를 나타내었다. 전체 전류소모는 $1.1{\mu}A@2.5V$로 저전력을 구현할 수 있었다.

• 대한전자공학회논문지SD
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• 제44권8호
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• pp.22-29
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• 2007

[ $0.18{\mu}m$ ] CMOS공정을 이용하여 supply voltage 1.8V에서 2.5Gb/s 이상의 데이터 처리속도를 가지는 2:1 Multiplexer(MUX) 설계를 하였다. High speed 동작을 위한 주파수의 한계를 극복하기 위해서 4.7 nH의 on-chip micro spiral micro inductor $(20\times20{\mu}m2)$가 설계 되었고, 10개 이상의 inductor를 사용하고도 칩 면적 증가가 거의 없으면서 inductive peaking 효과를 극대화할 수 있었다. 칩 측정은 on-wafer로 진행되었고, micro spiral inductor가 있는 2:1 MUX와 그것이 없는 2:1 MUX 각각 측정하여 그 결과를 비교하였다. 측정결과 micro spiral inductor를 가진 2:1MUX가 rise time과 fall time이 1.25Gb/s에서는 rise time이 23%, fall time은 3%의 peaking 개선 효과가 있는 것을 확인하였다. 2.5Gb/s에서는 fall time이 약 5.3%, rise time 3.5%의 개선 효과를 보았다. 전체 소비전력은 61.2mW, 2.5Gb/s에서 voltage output swing은 $180mV_{p-p}$로 측정되었다.

• 대한전자공학회논문지SD
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• 제45권6호
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• pp.28-36
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• 2008

본 논문에서는 UHF 대역 RFID 태그(tag) 칩을 위한 저전력 CMOS 아날로그 회로를 설계하였다. 설계된 아날로그 front-end 블록은 국제표준인 ISO/EC 18000-6C 표준규격을 따르며, 성능테스트를 위한 메모리 블록을 포함하고 있다. 모든 회로를 1V에서 동작하도록 하여 세부 회로들의 전력소모를 최소화 하였으며, 보다 적은 전류소모로 정확한 복조를 위해 전류 모드 슈미트 트리거를 이용한 ASK 복조기를 제안 하였다. 설계된 회로는 $0.18{\mu}m$ CMOS 공정을 이용하여 칩으로 제작되었으며, 측정결과 최소 $0.25V_{peak}$ 입력으로 동작 가능하였고, 1V 전원전압에서 $2.63{\mu}A$의 전류소모를 갖는다. 칩 면적은 $0.12mm^2$이다.

• 전자공학회논문지
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• 제54권1호
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• pp.33-38
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• 2017

본 논문에서는 채널 당 3.125-Gb/s 동작 속도를 갖는 4-채널 공통-캐소드 VCSEL 다이오드 드라이버 어레이 칩을 구현하였다. 스위칭 동작하는 메인 드라이버의 동작속도 향상을 위해, 액티브 인덕터를 사용한 전치증폭단과 이퀄라이저 기능을 탑재한 입력버퍼단으로 구성하였다. 특히 개선된 입력버퍼단의 경우, 주파수 영역의 피킹으로 대역폭 증대뿐 아니라 비교적 적은 전류로 동작하도록 설계하였다. 본 논문에서 사용한 VCSEL 다이오드는 2.2 V 순방향 전압과 $50{\Omega}$ 기생저항 및 850 fF 기생 캐패시턴스를 갖는다. 또한, 3.0 mA 변조전류 및 3.3 mA 바이어스 전류로 동작하므로, 두 개의 독립적인 전류소스로 구동 가능한 current steering 기반의 메인 드라이버를 설계하였다. 제안한 4-채널 광 송신기 어레이 칩은 $0.11-{\mu}m$ CMOS 공정을 이용하여 제작하였다. 칩 코어의 면적은 $0.15{\times}0.18{\mu}m^2$ 이며, 채널 당 22.3 mW 전력소모를 갖는다.

• 대한전자공학회논문지SD
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• 제45권4호
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• pp.86-93
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• 2008

2.4 GHz 대역 완전차동 직접변환 수신기를 위한 저전력, 저잡음, 고선형성을 가지는 새로운 구조의 하이브리드 발룬(Hybrid Balun) 회로를 제안한다. 제안된 하이브리드 발룬은 수동형 트랜스포머(Passive Transformer)와 손실 보상용 보조 증폭기(Loss-compensating Auxiliary Amplifiers)로 구성된다. 트랜스포머와 보상용 증폭기 사이의 신호의 분리와 결합에 대한 설계 이슈들을 제시하였다. $0.18{\mu}m$ 공정으로 제작된 하이브리드 발룬은 수동형 발룬에 비해 2.4 GHz 대역에서 이득은 2.8 dB 높고 잡음지수는 1.9 dB 낮으며, 측정된 IIP3는 +23 dBm 이다. 전체 전력소모는 1.2 V 전원 전압에서 0.67 mA로서 저전력으로 구현되었다. 하이브리드 발룬 기술을 적용하여 설계된 무선센서노드용 CMOS 직접변환 수신기는 수동형 발룬을 사용했을 때 비해 0.82 mW의 추가 전력소모만으로 전체 잡음 지수를 현저히 낮출 수 있음을 확인하였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2012년도 춘계학술대회
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• pp.88-90
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• 2012

본 논문은 rail-to-rail 입력 범위를 가지는 10-bit 10-MS/s 비동기 축차근사형 (SAR: successive approximation register) 아날로그-디지털 변환기 (ADC: analog-to-digital converter)를 제안한다. 제안된 SAR ADC는 커패시터 디지털-아날로그 변환기 (DAC: digital-to-analog converter), SAR 로직, 그리고 비교기로 구성된다. 외부에서 공급되는 클럭의 주파수를 낮추기 위해 SAR 로직과 비교기에 의해 비동기로 생성된 내부 클럭을 사용한다. 또한 높은 해상도를 구현하기 위해 오프셋 보정기법이 적용된 시간-도메인 비교기를 사용한다. 면적과 전력소모를 줄이기 위해 분할 캐패시터 기반 차동DAC를 사용한다. 설계된 비동기 SAR ADC는 0.18-um CMOS 공정에서 제작되며, core 면적은 $420{\times}140{\mu}m^2$이다. 1.8 V의 공급전압에서 0.818 mW의 전력 소모와 91.8 fJ/conversion-step의 FoM을 가진다.

• 전자공학회논문지
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• 제50권3호
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• pp.35-41
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• 2013

$0.18-{\mu}m$ CMOS 반도체 공정을 이용하여 신체에 깊이 이식되어 있는 deep implant 의료 전자기기에서의 무선전력전달을 위한 고효율의 다단 정류기 (multi-stage rectifier)를 구현하였다. 세 개의 단계로 이루어진 정류기는 cross-coupled 된 구조를 이용하여 외부에서 전달되는 작은 AC 입력 신호를 boost하여 1.2-1.5 V의 DC 출력 신호를 implant 전자기기로 전달한다. 설계 된 정류기는 13.56 MHz에서 0.6-Vpp의 작은 RF 입력 신호와 $10-k{\Omega}$의 load 저항이 연결 된 측정 환경에서 최대 70 %의 전력 변환 효율을 달성하였다.

• 전자공학회논문지
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• 제52권12호
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• pp.67-73
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• 2015

본 논문에서는 근거리 위치 기반 시스템을 위한 3 - 5 GHz IR-UWB(impulse radio-ultra wide band) RFIC를 제안한다. 수신기의 구조는 에너지 검출 방식으로 설계되었고, 고속 sampling을 하기 위해서 4 bit ADC 와 DLL(delay locked loop) 을 이용하여 equivalent-time sampling 기술을 사용하도록 설계되었다. 송신기는 저전력의 디지털 UWB impulse generator 를 설계하였다. 설계된 IR-UWB RFIC 는 CMOS $0.18{\mu}m$ 공정을 이용하여 제작되었다. 측정된 수신기의 감도는 -85.7 dBm 이며, 송신기와 수신기는 1.8 V 전원 전압에서 각각 32 mA 와 25.5 mA 의 전류를 소모한다.

• 한국전기전자재료학회논문지
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• 제18권7호
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• pp.667-674
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• 2005

In this paper the gate overlap length of the LDMOST is optimized for obtaining longer device lifetime. The LDMOSI device with drift region is fabricated using the $0.25\;{\mu}m$ CMOS Process. The gate overlap lengths on drift region are $0.1\;{\mu}m,\;0.4\;{\mu}m\;0.8\;{\mu}m\;and\;1.1\;{\mu}m$, respectively. The breakdown voltages, on-resistances and hot-carrier degradations of the fabricated LDMOST devices are characterized. The LDMOST device with gate overlap length of $0.4\;{\mu}m$ showed the longest on-resistance lifetime, 0.02 years and breakdown voltage of 22 V and on-resistance of $23\;m\Omega{\cdot}mm^2$.

• 한국정보통신학회논문지
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• 제17권1호
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• pp.158-165
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• 2013

본 논문에서는 3.1-10.6GHz 초광대역 CMOS 저잡음 증폭기의 새로운 구조를 소개하였다. 제안된 초광대역 저잡음 증폭기는 입력 임피던스 정합에 RC 피드백과LC 필터회로를 사용하여 설계되었다. 이 설계에 전류 재사용 구조는 전력소비를 줄이기 위해 채택되었으며, 인덕터 피킹 기법은 대역폭을 확장하기 위하여 적용되었다. 이 초광대역 저잡음 증폭기의 특성을 $0.18-{\mu}m$ CMOS 공정기술로 시뮬레이션을 수행한 결과는 3.1-10.6GHz 대역 내에서 전력이득은 14-14.9dB, 입력정합은 -10.8dB이하, 평탄도는 0.9dB, 잡음지수는 2.7-3.3dB인 것을 보여준다. 또한, 입력 IP3는 -5dBm이고, 소비전력은 12.5mW이다.