본 논문은 수동소자를 사용하지 않고 선형성 향상을 얻는 가변이득증폭기(VGA, variable gain amplifier) 설계에 관련된 것이다. 이 제안된 VGA는 전류 귀환 증폭기 구조를 이용하고, 이득은 입력단과 귀환부의 트랜스컨덕턴스(GM) 비로 얻어진다. 선형성과 높은 이득을 얻기 위하여 귀환 트랜스컨덕턴스에 전류 분할 기법과 소스 축퇴(degeneration) 기법을 사용하였다. 이득의 변화는 가변 정류기로 입력 트랜스컨덕턴스의 바이어스 전류를 변화시켜 얻을 수 있다. 이 VGA는 $0.35{\mu}m$ CMOS공정을 사용하여 설계하였고, 저 전력을 위해 sub-threshold 영역에서 동작시키게 하였다. 가변 이득은 23dB~43dB의 결과를 얻도록 하였고, 소모 전류는 3.3V에서 $2.82{\mu}A{\sim}3{\mu}A$ 이다. 이 VGA가 차지하는 칩 면적은 $120{\mu}m{\times}100{\mu}m$이다.

본 논문은 DLL 기술을 사용하여서 낮은 위상잡음을 갖는 주파수 체배기를 설계 하였다. VCDL은 공통모드 잡음을 줄이기 위해서 차동구조를 이용하여 설계 되었다. 이번 설계는 65nm, 1.2V TSMC CMOS 공정을 이용 하였고, 동작 주파수 범위는 10MHz에서 24MHz로 측정되었다. TCXO를 기준 주파수로 사용하여 위상잡음을 측정하였을 때 38.4MHz의 출력에서 1MHz offset 기준으로 -125dBc/Hz가 측정되었다. 총 면적은 $0.032mm^2$을 사용하였고, 출력 버퍼를 포함하여 총 1.8mA의 전류를 칩에서 소비하였다.

본 논문은 뇌전도 신호 처리를 위한 아날로그 전단부를 제시한다. 일반적으로 뇌전도 신호는 낮은 주파수 대역에 존재하고 신호의 크기가 미약하므로 이를 처리하기 위한 아날로그 전단부는 높은 전압 이득 및 공통모드 제거비를 가져야 하며 저주파 잡음을 효과적으로 억제해야 한다. 본 논문에서 제시하는 아날로그 전단부는 가변 이득 계측 증폭기와 대역통과 필터로 구성되어 있다. 낮은 주파수의 잡음을 제거하기 위하여 주파수 chopping을 적용하였다. 본 논문의 회로는 0.18um CMOS 공정을 이용하여 제작하였으며 측정 결과 최대 60dB의 전압이득과 100dB 이상의 공통모드 제거비를 내는 것을 확인하였다.

본 논문에서는 고속 데이터 처리용 TCAM(Ternary Content Addressable Memory) 설계를 위하여 6T SRAM cell의 안정성 분석 방법에 대해 기술하였다. TCAM은 고속 데이터 처리를 목적으로 하기 때문에 동작 주파수가 높아질수록 필요 시 되는 CMOS 공정의 단위가 작아지게 된다. 공급 전압의 감소는 TCAM 동작에 불안정한 영향을 줄 수 있으므로 SRAM cell 안정성 분석을 통한 TCAM 설계가 필수적이다. 우리는 6T SRAM의 정적 노이즈 마진(SNM)을 측정하여 분석하였고, TCAM의 모든 시뮬레이션은 $0.18{\mu}m$ CMOS 공정을 사용하여 확인하였다.

고속 저전력 모바일 응용분야를 위한 1.8V 2-Gb/s scalable low voltage signaling (SLVS) 송신단을 제안한다. 제안하는 송신단은 데이터 전송을 위한 4-lane 송신단, 소스 동기 클록 방식을 위한 1-lane 송신단, 그리고 8-phase 클록 발생기로 구성된다. 제안하는 SLVS 송신단은 50 mV에서 650 mV의 출력 전압 범위를 가지며 고속 동작 모드와 저전력 모드를 제공한다. 또한, signal integrity를 개선하기 위한 출력 드라이버의 임피던스 교정 기법이 제안된다. 제안하는 SLVS 송신단은 1.8 V의 공급 전압을 가지는 0.18-${\mu}m$ 1-poly 6-metal CMOS 공정을 이용하여 구현된다. 구현된 SLVS 송신단의 데이터 jitter의 시뮬레이션 결과는 2-Gb/s의 데이터 전송속도에서 8.04 ps이다. 1-lane을 위한 SLVS 송신단의 면적과 전력소모는 각각 $422{\times}474{\mu}m^2$와 5.35 mW/Gb/s이다.

본 논문은 FPGA를 이용한 SDRAM Controller 설계 방법에 관하여 기술한다. 임베디드 시스템의 성능 향상과 함께, 대용량의 메모리를 지원하기 위하여 SDRAM이 사용되고 있으며, 이를 위해서는 SDRAM 컨트롤러의 설계가 요구된다. 본 논문에서는 FPGA에서 SDRAM 제어기를 구현함으로써 SDRAM을 사용할 수 있도록 하며 ARM코어로부터 제어되는 AHB-Lite 버스에서 SDRAM이 동작하는 결과를 보여준다.

본 논문에서는 BGR과 ADC를 사용하여 Temperature Compensation 기능을 가진 Relaxation Oscillator를 제안한다. Relaxation Oscillator는 전류조절을 통해 주파수를 결정한다. 제안하는 Relaxation Oscillator는 온도에 따른 출력 주파수를 보상하기 위하여 온도에 따른 ADC 및 BGR의 출력 코드를 사용하여 전류를 조절한다. 제안하는 Relaxation Oscillator는 CMOS 0.35 ${\mu}m$ 공정으로 설계되었으며, 면적은 $240{\mu}m{\times}210{\mu}m$ 이다. 전류 소모는 공급전압인 5 V에서 600 ${\mu}A$이며, 온도에 대한 출력 주파수는 ${\pm}1%$이내의 정확도를 가진다.

최근 시장이 확대되고 있는 SMART TV에는 다양한 기능을 위하여 내장형 카메라가 들어가게 된다. 하지만, 이로 인한 불량 또한 발생하게 되며, 특히 TV power up sequence 문제로 인한 내장형 카메라의 화면 무감 불량현상은 기존 검사장비에서 검출되기 힘든 특징을 가지고 있다. 이를 위해 오디오 쪽 컨트롤 신호를 재현할 수 있는 새로운 검사장비가 필요하지만, 시간과 많은 비용이 소요되며, 생산에 큰 영향을 준다. 본 논문에서는 이와 같은 문제점을 해결하고자 FPGA (Field Programmable Gate Array)를 활용한 불량 검출 장비를 개발하여 문제점을 빠르고 정확하게 검출하는 방법을 제시한다. 이를 통해 새로운 장비를 대체하는 비용 절감 효과와 기존 검출 테스트 시간을 약 20여초에서 10초미만으로 크게 단축시킴으로써 개발기간의 최소화 및 공정에 적용을 통한 불량률 감소를 이룰 수 있다.

본 논문에서는 고속 SoC 설계시 필요한 클록킹 회로의 핵심 소자인 클록 듀티 보정회로 (Duty-Cycle Corrector: DCC)를 소개한다. 종래의 아날로그 피드백 DCC와 디지털 피드백 DCC의 구조와 동작에 대해 비교 분석한다. 듀티-보정 레인지의 확장과 동작 주파수 및 듀티-보정 정확도의 향상을 위해 아날로그와 디지털 DCC의 장점을 결합한 새로운 혼성-모드 피드백 DCC를 소개한다. 특히, 혼성-모드 DCC의 핵심 구성 회로인 듀티-앰프 (Duty-Cycle Amplifier: DCA)의 구조와 설계에 대해 자세히 소개한다. 싱글-스테이지 DCA와 투-스테이지 DCA 기반의 두 개의 혼성-모드 DCC가 각각 0.18-${\mu}m$ CMOS 공정으로 설계되었고, 투-스테이지 DCA기반 DCC가 더 넓은 듀티-보정 레인지와 더 적은 듀티-보정 에러를 갖고 있음을 증명하였다.

저전력 설계를 요구하는 디지털 시스템에서는 동적 전력(dynamic power)과 누설 전력(leakage power) 사이의 균형을 이루는 점에 근접하는 매우 낮은 전압에서 작동하는 디지털 설계 방식을 요구하지만, 기존의 동기방식의 회로는 낮은 전압에서 지연(delay)이 급격히 증가하여 시스템의 전체 성능을 유지할 수 없을 뿐만 아니라, 공정, 전압, 온도 변이 (PVT variation) 등에 크게 영향을 받아서 올바른 동작을 기대할 수 없다. 따라서 본 논문에서는 낮은 전압에서 여러 가지 변이들에 영향을 받지 않는 비동기회로 설계 방식 중에 타이밍 분석이 요구되지 않고, 설계가 간단한 NCL (Null Convention Logic) 방식을 사용한 저전력 산술논리 연산장치 (ALU) 회로를 매그나칩-SK하이닉스 0.18um 공정으로 설계하고, 기존의 파이프라인 방식의 ALU와 스피드와 전력에 관해서 비교하였다.

본 논문에서는 모바일 멀티미디어 응용을 위한 저전력 바이패싱 (bypassing) Booth 곱셈기를 제안한다. 바이패싱 구조는 특정 입력 패턴에 대하여 내부 회로를 우회하여 입력 값을 출력 값으로 직접 전달하므로 내부 회로의 스위칭 전류를 방지하여 저전력 회로를 구현한다. 제안된 곱셈기는 Braun 곱셈기법에 기반을 둔 전통적인 바이패싱 곱셈기와 달리, 현재 널리 사용되는 Booth 곱셈기법에 대하여 바이패싱 구조를 적용하였다. 시뮬레이션 결과, 기존 저전력 Booth 곱셈기에 비하여 제안된 FoM (Figure-of-merit)이 11% 감소함을 확인하였다.

최근 인공위성의 에너지 저장 매체로서 리튬-이온 배터리가 각광을 받는 추세이다. 리튬-이온 배터리는 다른 화학적 특성을 가지는 배터리들에 비해 높은 작동 전압과 큰 용량을 가지면서 부피도 작기 때문에 위성의 eclipse 기간 동안 위성에 전력을 공급하는 데에 매우 효과적이다. 위성에 전력을 공급하기 위한 에너지 저장 장치로서 리튬-이온 배터리를 사용하기 위해서는 하나의 cell이 아닌 다중 cell을 직렬 연결해서 사용해야 한다. 그러나 cell 간의 미소한 내부저항 차이 때문에 cell 전압의 언밸런스 (Unbalance)가 야기되고 충전 시 저항이 낮은 cell이 과 충전 되어 전지 용량이 급격히 저하되고 이로 인해 배터리의 수명이 줄어들게 된다. 따라서 본 논문에서는 Fly-back topology를 이용하여 다중 cell을 직렬 연결할 때 각 cell간의 전압 편차를 줄여주는 전압안정화 회로를 구현하였으며, prototype 제작 및 시험을 통해 배터리의 전압이 균일해지는 것을 확인하였다.

인공위성은 태양전지판 전개, 통신 안테나 전개, 관측 장비에 대한 오염방지 덮개, 추진계의 파이로테크닉 밸브 및 리튬-이온 셀 모듈 바이패스 장치 등 다수의 분리장치들을 포함하고 있다. 파이로테크닉 회로로 동작되는 분리장치의 기폭제들은 단발성으로 동작되기 때문에 기폭제 구동은 성공적 임무 수행을 위해 필수 요소이다. 파이로테크닉 회로는 안전을 위한 스위칭 네트워크를 포함해야 한다. 일반적인 스위칭 네트워크는 기폭제 점화 동안 스위칭 과도상태 전류를 취급하기 위해 높은 정격 전류 용량의 점화 스위치로 구성되는 단점이 존재한다. 파이로테크닉 회로는 기폭제가 메인버스에서 점화되면 버스에서 요구되는 첨두 전력을 감소시킬 수 있는 전력 조절 기능을 필요로 한다. 본 논문은 기폭제 점화 동안 스위칭 과도상태 전류를 취급하기 위해 높은 정격 전류 용량의 점화 스위치로 구성되는 단점을 극복하기 위해 점화 스위치를 작동시키기 위한 점화 명령에 동조된 파이로테크닉 회로를 설계한다. 파이로테크닉 회로는 점화스위치들이 점화 전류를 전달만 하고 스위칭을 하지 않는 것을 보증하기 위해 점화 명령에 동조되어 전류 제한된 윈도우 펄스 점화 전류를 제공한다. 전류 제한된 윈도우 펄스 점화 전류는 스위칭 네트워크에서 낮은 정격 전류 용량과 가벼운 무게의 스위치 사용을 가능하게 한다. 파이로테크닉 회로의 전류 제한 기능은 기폭제에 공급하는 전압을 감소시키고 첨두 버스 전력을 감소시키는 전력 조절 효과를 제공한다. 정지궤도위성 개발에 적용하기 위해 파이로테크닉 회로는 개발 모델에서 시험하여 기능을 검증하였다.

본 논문은 한국과 중국의 쇼핑몰 웹 사이트 각각 1개씩을 대상으로 웹 사이트의 품질 요인에 대해 비교분석을 하였다. 이를 위해서 본 논문에서는 14개의 가설을 설정했으며, 이들을 검정하기 위해 SAS9.2 통계 패키지를 이용하였다. 가설 검정을 위한 설문조사 자 수는 총 519명 이었다. 연구결과로는 디자인, 커뮤니케이션, 커뮤니티, 상품화, 안전성, 고객만족도, 재구매 의도, 콘텐츠, 상거래, 고객충성도, 상호 작용성, 기술성, 신뢰성, 규모 요인 등 14개의 쇼핑몰 웹 사이트의 품질 요인은 한국과 중국의 쇼핑몰 웹 사이트에 차이가 있는 것으로 나타났으며, 이를 토대로 이들 14개의 요인을 중심으로 효과적인 쇼핑몰 웹사이트 구축을 위한 방안을 제시하여 두었다.

국가연구개발사업의 보다 나은 연구성과 도출을 위해서는 양적인 지원규모의 확대와 우수한 연구인력의 확보뿐만 아니라 연구자가 연구에 몰입할 수 있는 연구환경의 조성도 중요한 요소라고 생각된다. 특히 우리나라의 경우 연구비 집행과정에서 발생하는 행정업무 부담이 연구자의 연구몰입에 많은 어려움을 초래하고 있는 것이 현실이기 때문에, 정부는 대학 교수들의 연구비 회계관리에 대한 부담을 덜어줌으로써 연구의 효율성을 극대화하기 위해서 연구비 중앙관리제도를 시행하고 있다. 본 연구는 정부지원 연구비와 대학의 연구성과간의 관계에서 연구비 중앙관리제도의 조절효과(Moderating Effects)를 분석하였다. 분석결과 각 대학의 연구비 중앙관리 수준이 높을수록 연구비가 연구성과(KCI등재 건수, SCI등재 건수, 특허출원 건수)에 미치는 영향력이 더 커지는 것으로 나타났다. 이 연구의 결과는 기존 연구의 관점을 확대하였을 뿐만 아니라 정부정책의 실제적인 효과를 분석하였다는데 의의가 있다.