MEMS 기반 저장장치는 높은 대역폭과 저전력성, 고집적도, 저가 등의 특성으로 인해 모바일 기기에서 대용량 서버 시스템에 이르는 다양한 환경에서 사용가능한 차세대 저장장치이다. MEMS 기반 저장장치는 원판이 회전하는 하드디스크와 달리 매체가 사각형 구조로 되어 있으며 하나의 매체에 동시에 읽고 쓸 수 있는 수천 개의 헤드가 존재한다. 본 논문에서는 이와 같은 MEMS 기반 저장장치의 물리적 특성에 적합한 새로운 입출력 요청 스케줄링 기법을 제안한다. 새롭게 제안한 알고리즘은 사각형 평면상에서의 헤드의 탐색 시간뿐 아니라 수천 개의 헤드에 의한 병렬적인 입출력을 고려한다. 또한, 기아 현상(starvation)을 극복하기 위해 알고리즘에 노화 요소(aging factor)를 반영한다. 트레이스 기반 모의 실험을 통해 본 논문이 제안한 스케줄링 알고리즘이 기존의 대표적인 알고리즘인 SPTF(Shortest Positioning Time First) 알고리즘에 비해 평균 응답 시간과 응답 시간의 편차 측면에서 각각 39.2%와 62.4%가 향상됨을 보였다.

본 논문에서는 모바일 3D 그래픽 가속기의 저전력 텍스쳐 캐쉬 구조를 제안하였다. 모바일 3D 그래픽 가속기는 동작모드에서 대규모 메모리 접근이 필요한 텍스쳐 매핑의 메모리 지연시간을 감소하고 대기모드에서 누설 전력소비를 줄이는 것이 매우 중요하다. 제안하는 텍스쳐 캐쉬 구조는 응용 프로그램의 텍스쳐 필터링 알고리즘에 따라서 가변적인 전력 모드 전환 기준으로 동작하여 누설전력을 줄이고 동작시간의 이득을 얻는다. 제안한 구조의 성능 검증을 위하여 트레이스 기반 텍스쳐 캐쉬 시뮬레이션을 수행하여 누설전력과 수행시간을 모두 고려한 성능 척도에서 이전 연구인 MSA 캐쉬보다 최대 7%의 성능 이득을 얻었다.

임베디드 시스템의 신인도(Dependability)를 높이기 위해 기존 컴퓨터시스템에서 주로 사용되는 결함허용(Fault-tolerant) 기법을 그대로 적용시키는 것은 임베디드 시스템의 엄격한 비용 제약과 설치공간 부족 등을 고려할 때 적합하지 않다. 본 논문에서는 각 시스템 구성요소(Component)들의 여분(Redundancy)을 최소한도로 사용하는 임베디드 시스템에 적합한 소프트웨어 결함허용 기법을 제안한다. 이를 위하여 임베디드 시스템의 신인도를 반영하기 위한 기준인 유용도(Utility) 척도를 정의하고, 실제 시스템의 결함허용을 위해 각각의 시스템 구성요소들의 재구성(Reconfiguration) 조합에 대한 유용도 평가를 수행하였다. 이러한 유용도 평가는 일반적으로는 지수복잡성(Exponential Complexity)을 가지게 되나, 본 논문에서는 각각의 구성요소에 대한 소프트웨어 수준의 계층적 그룹화 개념을 이용하여 복잡도를 크게 감소시켰다. 이를 통해 임베디드 시스템의 일부 부품에 결함이 발생했을 시, 시스템의 고장(Failure)을 방지 할 수 있도록 전체 시스템 단계에서 가능한 최대 유용도를 제공하는 구성조합으로의 재구성 작업을 가능하게 하였다.

네트워크 침입 방지에서 공격 패킷은 시그내쳐에 기반을 둔 방법에 의해 발견되어 제거된다. 패턴 매칭(Pattem Matching)은 공격 시그내쳐를 발견하기 위해 광범위하게 사용되고 있고, 또한 네트워크 침입방지 시스템에서 시간적으로 가장 많이 수행되는 부분이다. 네트워크 침입방지 시스템에 사용되는 패턴 매칭은 주로 하드웨어를 사용하여 가속화되며 회선 속도로 수행되어야 한다. 그러나 이것만으로는 충분치 않고 다음과 같은 조건들이 더 요구된다. 첫째, 패턴 매칭 하드웨어는 패턴 인덱스 번호와 패턴 발견위치를 포함한 충분한 패턴 매칭 정보를 회선 속도에 맞게 제공해야 한다. 둘째, 불필요한 패턴 매칭을 줄이기 위한 패턴 그룹을 지원할 수 있어야 한다. 셋째, 패턴의 개수가 증가하더라도 최저 성능을 보장 할 수 있어야 한다. 마지막으로, 수행 중단 없이 몇분 또는 몇초 이내에 패턴 업데이트가 가능해야 한다. 본 논문에서는 위의 요구사항을 만족하는 시스템 구조를 제안한다. 이 시스템은 여러 개의 패턴 문자를 동시에 처리하고 파이프라인 구조를 사용하여 고속의 처리를 가능케 한다. Xilinx FPGA 시뮬레이션을 통해 제안된 시스템이 10Gbps 이상의 속도에서 동작하며 위의 모든 요구사항을 만족시킴을 보였다.

본 논문은, IEEE 1149.1 및 IEEE P1500 기반의 보드 및 SoC의 연결선 지연 고장 테스트를 위한 회로 및 테스트 방법을 제안한다. IDFT 모드 시, 출력 셀의 Update와 입력 셀의 Capture가 한 시스템 클럭 간격 내에 이루어지도록 하는 시스템 클럭 상승 모서리 발생기를 구현한다. 이 회로를 이용함으로써, 단일 시스템 클럭 뿐만 아니라 다중 시스템 클럭을 사용하는 보드 및 SoC의 여러 연결선의 지연고장 테스트를 쉽게 할 수 있다. 기존의 방식에 비해 면적 오버헤드가 적고 경계 셀 및 TAP의 수정이 필요 없으며, 테스트 절차도 간단하다는 장점을 가진다.