RNA 분자의 이차 구조를 예측하고 예측된 구조를 분석 평가하기 위하여 시각화하는 작업은 RNA의 구조에 대한 연구에 있어서 가장 필수적인 과정이다. 본 논문은 이차 구조를 시각화하고 편집하는 실용적이면서 새로운 알고리즘을 소개한다. 이 시각화 알고리즘은 벡터와 백터공간을 이용하여 RNA 분자의 구조 요소가 배치될 방향과 영역을 나타낸다. 구조 요소가 겹치지 않도록 배치될 방향ㄹ과 공간을 효율적으로 찾기위하여 구조 요소를 배치하는 순서에 관한 휴리스틱과 구조 요소를 배치하는 방법에 관한 휴리스틱을 사용한다. 이 시각화 알고리즘은 IBM PC/Windows 95 환경에서VizQFolder 라는 프로그램으로 구현되었다. 실험 결과는 VizQFolder 가 이미 배치한 구조 요소들을 재배치하거나 변형하지 않으면서 helix의 회전만으로 겹침 현상이 거의 없는 이차구조를 효율적으로 생성한다는 것을 보인다.

본 논문에서는 P개의 프로세서로 구성된 메시지 전달형의 병렬 컴퓨터에서 메시지 길이 L일 때 시간 복잡도가 O(L logP)인 방송함수(broadcast)의 기존 구현방식을 개선하고자, 메시지를 P/2개의 메시지로 균등하게 분할하고 그 각각을 분산시켜 병렬로 전송하는 복잡도 O(L)인 방송 알고리즘을 제안하였다. 또한 프로세서가 다단계 연결망으로 연결된 IBM SP2 병렬 컴퓨터에서 MPI 환경으로 실험하여 비교적 긴 메시지에 대해서 기존방식보다 성능이 향상됨을 확인하였다. 이 방식은 내장된 점대점 통신을 쓰고 방송에 의한 지연시간이 프로세서 수에 의존되지 않아 빠른 수행을 할수 있으므로 해당 컴퓨터의 통신 특성 파라메터와는 무관하게 동작하며, MPI-2 같은 새로운 환경에도 폭넓게 적용할수 있다.

VLSI 시스템 설계 단게에서 시스템의 고성능 및 고신뢰성을 보장하는 것이 중용한 요건이 되고 있다. 본 논문은 회로의 긴 경로들과 짧은 경로들 상에 존재하는 구성요소들간의 시간지연들이 타이밍 제약조건들을 만족하도록 최적화시킴으로서 고성능 및 고신뢰도를 동시에 실현할 수 있는 효율적인 알고리즘을 제안한다. 과거에는 VLSI 시스템의 고성능을 실현하기 위한 긴 경로 최적화와 고신뢰도를 실현하기 위한 짧은 경로 최적화를 각각 독립적으로 수행하는 방법들이 제안되었다. 본 논문은 긴 경로들 및 짧은 경로들 상의 시간지연 요소들을 동시에 최적화함으로써 적절한 수행시간과 적은 메모리 요구량의 오버헤드를 허용하는 범위에서 효과적인 단계들로 수행되는 병합 알고리즘을 제안하고자한다. 그리고 제안된 병합 알고리즘의 효율성을 입증하기 위해 벤치마크 회로들을 이용하여 실험 결과들을 보여줄 것이다.

본 논문에서는 MUX 기반의 FPGA논리 합성에 효율적으로 사용될수 있는 매우빠르면서도 정확한 셀매칭 방식을 제안한다. 본 방식은 셀 매칭 자체가 단순하고도 빠르게 이루어질 수 있도록 미리 계산된 셀 라이브러리를 구축해서 사용하는 방식을 채택하였다. 라이브러리 내에 중복된 함수들을 제거하기 위한 입력 변수 개수 최소화 알고리즘을 사용하고 조밀한 비트 스트림 형식을 이용한 효과적인 라이브러리의 표현으로 라이브러리 크기를 주기억 장치에서 한번에 처리할수 있는 정도의 크기로 줄였다. MCNC논리 합성 벤치 마크 회로들에 대한 실험결과로서 제안된 방식의 효율성을 검증하였다.

본 논문은 유닉스웨어의 가상 메모리 시스템에서 자원을 보다 효율적으로 공유하는 방법에 관해 논한다. 기존의 유닉스웨어는 가상 메모리 자원을 프로세스 단위로 할당하며 공유하지 않는다. 그런데 가상 메모리의 요구량과 이 자원을 사용하는 프로세스의 수가증가함에따라 가상 메모리 자원은 시스템의 성능을 저하시키는 요인이 된다. 본 논문은 유닉스웨어에서 가상 메모리 최적화방안으로써 가상 메모리 자원을 공유하는 방법에 대해 고찰한다. 본 논문은 유닉스웨어에서 가상 메모리 자원의 공유 방법으로써 '공유 페이지 디렉토리'기법을 제시하고 이를 구현하였다. 또한 사용 시스템상의 실험결과를 통해 제안된 기법이 전체 시스템 성능을 향상시킴을 보이고 있다.

이 논문에서는 CDMA(Code Division Multiple Access)셀룰러 시스템에서 우선순위 큐(Queue)에 기반을 둔 핸드오프채널할당기법의 모델을 제안하였다. 또한 제안한 모델의 성능을 컴퓨터 시뮬레이션을 통해 비우선순위기법 및 FIFO(First In First Out)큐기법과 비교하였다. 제안하는 모델의 핸드오프 채널할당 기법에서는 이동국의 진행방향에 있는 인접 셀(Neighbor Cell)의 파일롯 중에서 임계치가 T-ADD 이상인 파일롯이 있을 경우 기지국이 이 파일롯(Pilot)에 대한 파일롯 세기 측정메시지를 이동국으로부터 수신 한 지점에서 드롭타이머가 종료된후 현재의 셀에서 사용중인 파일롯에 대한 파일롯 세기 측정 메시지를 이동국으로부터 수신한 시점까지 핸드오프 처리가능 영역으로 정의하고 이를 우선순위 큐의 최대큐 대기시간으로 사용하였다. 제안된 기법의 성능을 분석하기 위한 성능평가 척도는 강조종료확률, 호 블록킹 확률, 전체 제공 트래픽에 대한 수행 트래픽 비율, 평균 규크기미치 핸드오프 시 평균 지연시간이다. 성능시뮬레이션결과, 제안된 기법이 전체 시스템 호처리 용량면에서 약간의 단점은 발생하지만 핸드오프 처리에 있어서 높은 성능을 유지함을 알수 있었다.

기본 배년 네트워크의 내부 링크를 확장계수배만큼 확장한 확장 배년 네트워크는 기존 병렬처리 컴퓨터나 ATM 스위칭 시스템을 위한 효율적인 통신하부구조로서 여겨져왔다. 본 논문에서는 특히 각 스위치 소자 내부 버퍼가 있는 확장 배년 네트워크의 성능 분석 모델을 마코프 체인에 기초하여 제안한다. 제안한 분석모델에 의해 도출된 네트워크 지연시간과 정규처리율의 값을 모의실험결과와 비교하고, 네트워크 부하가 높고 확장계수가 작은 경우를 제외하고는 두 결과값이 항상 일치함을 보인다. 이러한 확장 배년 네트워크는 스위치의 크기와 관계없이 확장 계수가 3 이상이면 이상적인 처리율과 지연시간을 나타낸다.

멀티미디어 서비스를 제공하는 미래의 이동통신 시스템에서는 데이터의 신뢰성 있는 전송을 위해 물리 계층에서 제공하는 프레임 에러율을 감소시켜야한다. 이를 위해 라디오링크프로토콜(RLP : radio link protocol) 계층에서는 ARQ(automatic repeat request)기법을 사용한다. 본 논문에서는 멀티미디어 서비스를 제공하는 차세대 이동통신 시스템에 적용될수 있는 새로운 SR(Selective repeat) ARQ 기법을 제안하고 그 성능을 분석한다. 제안하는 SR 기법은 재전송이 반복될수록 NAK(negative acknowledge)수와 재전송 프레임수를 지수적으로 (exponentially)증가시킴으로써 프레임손실확률을 감소시킨다. 또한 제안한 SR 기법의 성능을 기존의 전형적인 SR 기법 및 IS-707의 SR 기법과 비교하였다. 비교결과, 제안한 SR 기법은 프레임 손실 확률과 프레임 전송지연 측면에서 다른 두 비교대상 Sr 기법들에 비해 더 나은 성능을 제공한다.

본 논문은 멀티캐스트 통신환경의 관리 문제들을 해결하기 위한 통합관리 플랫폼(IPME)을 기술한다. IPME는 멀티캐스트 통신환경을 관리하기위해서 전형적인 망 관리 기법을 적용하여 기존의 멀티캐스트 환경의 문제들을 해결하기위한 플랫폼이다. 본 논문은 멀티캐스트 통신환경의 문제점을 분석하고, 관리플랫폼의 구현을 위한 설계시 고려 요건들을 기술한다. 또한 이를 기반으로 멀티캐스트 통신환경을 통합관리하기 위한 관리플랫폼의 구조를 제안한다. 제안된 구조를 검증하기 위해서 IPME는 멀티캐스트 통신환경에서 중요한 문제로 대두되고있는 다자간 응용에 대한 서비스 질의 관리 구조 (IPME-QoS) 로 확장된다. 확장의 IPME-QoS 의 구현을 위해서 제공 서비스 정의, 구성 모듈들의 설계, QoS 설정단계, QoS 관리 정책 알고리즘 및 관리구조 등을 구체적으로 기술한다. IPME-QoS 의 타당성을 검증하기 위해서 최근 멀티캐스트 통신환경 서비스를 이용하는 대표적인 응용인 화상회의 시스템의 QoS관리에 적용한다.

캐리-세이브 가산기는 (CSA)는 실제 산업체에서 회로를 설계할 때 연산수식의 계산을 빠르게 처리하기위해 가장 많이 사용되는 구성요소들 가운데 하나이다. [3]의 자료에 의하면 실제 회로 설계에서 나오는 전형적인 연산식에 CSA를 이용했을 때 그렇지 않은 경우보다 최대 54%의 연산처리속도와 42%의 회로 면적 향상을 갖는다고 보고하고 있다. 그러나, 이는 그 연산식이 하나의 설계 블록(sub-design)에 포함되어 있다는 전제하에 도출된 것이다. 회로 설계 규모와 복잡도가 큰 응용이 많아지는 상황에서 설계 블록단위의 계층적 설계는 필수적인 추세이므로, CSA를 이용한 회로 최적화를 실현하기위해서는 설계 블록들간에 걸쳐있는 연산식에 대한 CSA 최적화 또한 매우 중요한 문제이다. 이를 해결하기위해서 이 논문에서는 auxiliary port라는 개념을 이용하여 설계 블록들간의 연산식에 대한 CSA 최적화 방법을 제안한다. 실제 실험에서 우리가 제안한 기법은 회로의 전체적인 영역에 걸쳐 CSA를 적용하는 데 매우 효과적이었으며, 이 기법을 적용하지 않고 얻은 CSA 최적화 회로와 비교했을 때 회로에서의 연산식 계산속도와 그 회로 면적이 상당히 향상되었음을 확인하였다.