• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2012년도 춘계학술대회
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• pp.88-90
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• 2012

본 논문은 rail-to-rail 입력 범위를 가지는 10-bit 10-MS/s 비동기 축차근사형 (SAR: successive approximation register) 아날로그-디지털 변환기 (ADC: analog-to-digital converter)를 제안한다. 제안된 SAR ADC는 커패시터 디지털-아날로그 변환기 (DAC: digital-to-analog converter), SAR 로직, 그리고 비교기로 구성된다. 외부에서 공급되는 클럭의 주파수를 낮추기 위해 SAR 로직과 비교기에 의해 비동기로 생성된 내부 클럭을 사용한다. 또한 높은 해상도를 구현하기 위해 오프셋 보정기법이 적용된 시간-도메인 비교기를 사용한다. 면적과 전력소모를 줄이기 위해 분할 캐패시터 기반 차동DAC를 사용한다. 설계된 비동기 SAR ADC는 0.18-um CMOS 공정에서 제작되며, core 면적은 $420{\times}140{\mu}m^2$이다. 1.8 V의 공급전압에서 0.818 mW의 전력 소모와 91.8 fJ/conversion-step의 FoM을 가진다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2017년도 춘계학술대회
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• pp.197-199
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• 2017

본 논문은 RC 시정수 회로를 이용하여 지터 특성을 개선한 위상고정루프의 구조를 제안하였다. RC 시정수 회로에서는 루프 필터 전압이 작은 시정수와 큰 시정수 값을 가지는 회로를 통과하여 비교기로 전달된다. 이런 부궤환 루프는 필터 출력 전압 변동 폭을 줄여서 지터 크기를 감소시켜준다.

• 융합정보논문지
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• 제11권9호
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• pp.124-129
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• 2021

본 연구는 시간-보간법을 적용한 FLASH analog-to-digital converter (ADC)에 관한 것이다. 시간-보간법은 기존의 FLASH ADC에서 요구되는 전압영역 비교기의 개수를 줄일 수 있으며 이 따른 전력 소모 및 칩 면적의 절약을 기대할 수 있다. 본 연구에서는 5-bit, 즉 31개의 양자화 레벨을 갖는 ADC를 설계 및 구현하였으며, 16개의 양자화 레벨은 기존의 전압영역 비교기 방식을 유지하고, 나머지 15개의 양자화 레벨은 시간영역 비교기를 통하여 처리되도록 구성하여, 기존 5-bit FLASH ADC 대비 전압영역 비교기의 숫자를 48.4% 줄일 수 있었다. 시제품은 14 nm Fin Field-effect transistor (FinFET) 공정으로 제작되었으며 구현면적은 0.0024 mm², 전력소모는 0.8 V 전원전압에서 0.82 mW로 측정되었으며, 400 MS/s의 변환속도 21 MHz 정현파 입력에 대하여 ADC는 28.03 dB의 신호-대-잡음비 (SNDR), 즉 4.36 유효비트(ENOB)의 성능을 보였다.

• 한국통신학회논문지
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• 제29권1A호
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• pp.1-8
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• 2004

비터비 검출기는 통신용 모뎀 및 고밀도 기록장치 관련 분야에서 많이 쓰이는데, 그 구성회로 중 add-compare-selection(ACS) 연산부는 연산 속도 및 전력 소모량 측면에서 가장 결정적인 역할을 하기 때문에 오랜 연구의 대상이었다. ACS는 기본적으로 덧셈기, 비교기, 그리고 표준화기로 구성되어 있는데, 본 논문에서는 기존의 비교기에 비하여 고속 동작이 가능하고 전력 소모량 면에서도 우수한 비교기를 제안하고, ACS에 효과적으로 적용하여, 기존의 비터비 디코더에서 사용하던 ACS에 비하여 약 $20\%$의 속도 향상이 가능함을 시뮬레이션을 통하여 증명하였다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2003년도 춘계전력전자학술대회 논문집(2)
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• pp.812-815
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• 2003

Most of all, DTC drive is very simple in its implementation because it needs only two hysteresis comparator and switching vector table for both flux and torque control. The switching strategy of a conventional direct torque control scheme which is based on hysteresis comparator results in a variable switching frequency which depends on the speed, flux, stator voltage and the hysteresis of the comparator. The amplitude of hysteresis band greatly influences on the drive performance such as flux and torque ripple and inverter switching frequency. In this paper the influence of the amplitudes of flux and torque hysteresis bands and sampling time of control program on the torque and flux ripples are investigated. Simulation results confirm the superiority of the DTC under the proposed method over the conventional DTC.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2003년도 추계학술대회 논문집 Vol.16
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• pp.598-601
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• 2003

Most of all, DTC drive is very simple in its implementation because it needs only two hysteresis comparator and switching vector table for both flux and torque control. The switching strategy of a conventional direct torque control scheme which is based on hysteresis comparator results in a variable switching frequency which depends on the speed, flux, stator voltage and the hysteresis of the comparator. The amplitude of hysteresis band greatly influences on the drive performance such as flux and torque ripple and inverter switching frequency. In this paper the influence of the amplitudes of flux and torque hysteresis bands and sampling time of control program on the torque and flux ripples are investigated. Simulation results confirm the superiority of the DTC under the proposed method over the conventional DTC.

• 한국산업정보학회논문지
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• 제20권1호
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• pp.1-7
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• 2015

In this paper, a 12-bit high resolution, power and area efficiency hybrid digital pulse width modulator (DPWM) with process and temperature (PT) calibration has been proposed for digital controlled DC-DC converters. The hybrid structure of DPWM combines a 6-bit differential tapped delay line ring-mux digital-to-time converter (DTC) schema and a 6-bit counter-comparator DTC schema, resulting in a power and area saving solution. Furthermore, since the 6-bit differential delay line ring oscillator serves as the clock to the high 6-bit counter-comparator DTC, a high frequency clock is eliminated, and the power is significantly saved. In order to have a simple delay cell and flexible delay time controllability, a voltage controlled inverter is adopted to build the deferential delay cell, which allows fine-tuning of the delay time. The PT calibration circuit is composed of process and temperature monitors, two 2-bit flash ADCs and a lookup table. The monitor circuits sense the PT (Process and Temperature) variations, and the flash ADC converts the data into a digital code. The complete circuits design has been verified under different corners of CMOS 0.18um process technology node.

• 전자공학회논문지SC
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• 제48권4호
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• pp.80-85
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• 2011

시간 측정 시 신호 발생 시점의 기준 펄스를 발생시키는데 사용되는 time pickoff 회로는 기준 펄스의 발생 시점이 입력 신호의 크기에 영향을 받는 time walk로 인해 측정 오차를 겪는다. 본 논문에서는 이와 같은 time walk를 감소시키기 위해 자동 이득 조절(AGC: Automatic Gain Control)을 이용한 time pickoff 방식을 제안한다. 자동 이득 조절부는 가변 증폭부와 바이어스부, 입력 신호의 크기를 측정하는 크기 획득부로 구성되며, 기준 펄스를 발생하는 비교기 앞에 위치한다. 그리고, 비교기 입력 신호의 크기를 거의 일정하게 조절함으로써, time walk 발생 원인을 최소화하고 기준 펄스 발생 시점의 변화를 감소시킨다. 제안한 time pickoff 회로의 동작은 SPICE 시뮬레이션과 실험을 통하여 확인하였다. 20dB의 dynamic range와 4 ns의 상승 시간을 가지는 입력 신호에 대해 측정된 time walk는 2 ns로, 일반적으로 널리 사용되는 leading edge discriminator에 비해 약 65% 개선된 성능을 보였다.

• 한국정보통신학회논문지
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• 제17권2호
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• pp.414-422
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• 2013

본 논문은 분할-커패시터 기반의 차동 디지털-아날로그 변환기 (DAC: digital-to-analog converter)를 이용하는 10-bit 10-MS/s 비동기 축차근사형 (SAR: successive approximation register) 아날로그-디지털 변환기 (ADC: analog-to-digital converter)를 제안한다. 샘플링 주파수를 증가시키기 위해 SAR 로직과 비교기는 비동기로 동작을 한다. 또한 높은 해상도를 구현하기 위해 오프셋 보정기법이 적용된 시간-도메인 비교기를 사용한다. 제안하는 10-bit 10-MS/s 비동기 축차근사형 아날로그-디지털 변환기는 0.18-${\mu}m$ CMOS 공정에서 제작되며 면적은 $140{\times}420{\mu}m^2$이다. 1.8 V의 공급전압에서 전력소모는 1.19 mW이다. 101 kHz 아날로그 입력신호에 대해 측정된 SNDR은 49.95 dB이며, DNL과 INL은 각각 +0.57/-0.67, +1.73/-1.58이다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2002년도 하계학술대회 논문집 B
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• pp.1152-1154
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• 2002

In this paper, a direct torque control method of an induction motor is proposed which enables constant switching frequency. The switching strategy of a conventional direct torque control scheme which is based on hysteresis comparator results in a variable switching frequency which depends on the speed, flux, stator voltage and hysteresis band of the comparator. This paper proposes a new switching strategy which determine the effective switching time on each switching period by comparing the ascending and descending torque slopes. The simulation results are presented to verify this proposed scheme.