• 한국진공학회:학술대회논문집
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• 한국진공학회 2011년도 제40회 동계학술대회 초록집
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• pp.479-479
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• 2011

Flexible inverters based on complementary thin-film transistor (CTFTs) are important because they have low power consumption and other advantages over single type TFT inverters. In addition, integrated CTFTs in flexible electronic circuits on low-cost, large area and mechanically flexible substrates have potentials in various applications such as radio-frequency identification tags (RFIDs), sensors, and backplanes for flexible displays. In this work, we introduce flexible complementary inverters using pentacene and amorphous indium gallium zinc oxide (IGZO) for the p-channel and n-channel, respectively. The CTFTs were fabricated on polyimide (PI) substrate. Firstly, a thin poly-4-vinyl phenol (PVP) layer was spin coated on PI substrate to make a smooth surface with rms surface roughness of 0.3 nm, which was required to grow high quality IGZO layers. Then, Ni gate electrode was deposited on the PVP layer by e-beam evaporator. 400-nm-thick PVP and 20-nm-thick ALD Al2O3 dielectric was deposited in sequence as a double gate dielectric layer for high flexibility and low leakage current. Then, IGZO and pentacene semiconductor layers were deposited by rf sputter and thermal evaporator, respectively, using shadow masks. Finally, Al and Au source/drain electrodes of 70 nm were respectively deposited on each semiconductor layer using shadow masks by thermal evaporator. Basic electrical characteristics of individual transistors and the whole CTFTs were measured by a semiconductor parameter analyzer (HP4145B, Agilent Technologies) at room temperature in the dark. Performance of those devices then was measured under static and dynamic mechanical deformation. Effects of cyclic bending were also examined. The voltage transfer characteristics (Vout- Vin) and voltage gain (-dVout/dVin) of flexible inverter circuit were analyzed and the effects of mechanical bending will be discussed in detail.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2012년도 제42회 동계 정기 학술대회 초록집
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• pp.377-377
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• 2012

Microprocessor technology now relies on copper for most of its electrical interconnections. Because of the high diffusivity of copper, Atomic layer deposition (ALD) $TaN_x$ is used as a diffusion barrier to prevent copper diffusion into the Si or $SiO_2$. Another problem with copper is that it has weak adhesion to most materials. Strong adhesion to copper is an essential characteristic for the new barrier layer because copper films prepared by electroplating peel off easily in the damascene process. Thus adhesion-enhancing layer of cobalt is placed between the $TaN_x$ and the copper. Because, cobalt has strong adhesion to the copper layer and possible seedless electro-plating of copper. Until now, metal film has generally been deposited by physical vapor deposition. However, one draw-back of this method is poor step coverage in applications of ultralarge-scale integration metallization technology. Metal organic chemical vapor deposition (MOCVD) is a good approach to address this problem. In addition, the MOCVD method has several advantages, such as conformal coverage, uniform deposition over large substrate areas and less substrate damage. For this reasons, cobalt films have been studied using MOCVD and various metal-organic precursors. In this study, we used $C_{12}H_{10}O_6(Co)_2$ (dicobalt hexacarbonyl tert-butylacetylene, CCTBA) as a cobalt precursor because of its high vapor pressure and volatility, a liquid state and its excellent thermal stability under normal conditions. Furthermore, the cobalt film was also deposited at various $H_2/NH_3$ gas ratio(1, 1:1,2,6,8) producing pure cobalt thin films with excellent conformality. Compared to MOCVD cobalt using $H_2$ gas as a reactant, the cobalt thin film deposited by MOCVD using $H_2$ with $NH_3$ showed a low roughness, a low resistivity, and a low carbon impurity. It was found that Co/$TaN_x$ film can achieve a low resistivity of $90{\mu}{\Omega}-cm$, a low root-mean-square roughness of 0.97 nm at a growth temperature of $150^{\circ}C$ and a low carbon impurity of 4~6% carbon concentration.

• 전기화학회지
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• 제25권4호
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• pp.134-153
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• 2022

리튬이온전지의 에너지밀도가 지속적으로 높아지고 사용환경이 가혹해지고 있지만, 전지의 안전성은 타협할 수 있는 특성이 아니다. 특히, 더 높은 에너지밀도 확보를 위해 고용량 전극 소재 개발과 함께 분리막 원단 뿐만 아니라 세라믹 코팅층의 두께 및 무게의 박막화와 경량화가 동시에 요구되고 있다. 그 중, 기존 슬러리 코팅 방식을 증착 방식으로 대체하는 기술이 주목받고 있으며, 분리막의 내열성 확보를 위해 도입된 수 ㎛ 수준의 세라믹 코팅층을 nm 수준으로 박막/경량화 하면서도 동등의 내열성을 확보하는 시도가 진행되고 있다. 증착법으로 제조된 세라믹 코팅 분리막은 리튬이온전지 에너지밀도를 크게 증가시킬 수 있는 효율적인 방법이지만, 균일한 물성의 세라믹 코팅 분리막을 제작하기 위해서는 증착 공정 중 온도를 제어해야 하며, 생산속도와 공정비용을 기존 슬러리 코팅 수준으로 떨어뜨려야 하는 현실적 문제가 존재한다. 그럼에도 불구하고, 분리막 원단 대비 두께 및 무게 증가가 거의 없다는 점에서는 전지의 고에너지밀도 달성에 필요한 매력적인 접근법임은 분명하다. 본 총설에서는 세라믹 증착 코팅에 사용되고 있는 세 가지 방법인 1) 화학적 기상 증착법, 2) 원자층 증착법, 그리고 3) 물리적 기상 증착법으로 제조된 세라믹 코팅 분리막을 소개하고자 한다. 각 증착법의 원리와 장/단점을 설명하고, 제조된 세라믹 코팅 분리막의 물리적, 전기화학적 특성 및 전지의 성능 변화를 비교 분석하였다. 또한, 소재 관점에서 금속 또는 유기물질이 코팅된 초박막 코팅 분리막의 기술 동향도 소개하였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2012년도 제43회 하계 정기 학술대회 초록집
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• pp.176-176
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• 2012

본 연구는 GaN 기반의 전자소자의 표면 패시베이션 방법으로 열산화 공정을 이용한 알루미늄산화막 패시베이션 공정에 대하여 연구하였다. 결정질의 알루미늄산화물은 경도가 크고 화학적으로 안정적이기 때문에 외부 오염에 대한 소자 표면을 효과적으로 보호할 수 있으며, 열적안정성이 뛰어나 공정중 또는 공정 후의 고온 환경에서의 열 손상이 적은 장점을 가진다. 결정질 알루미늄산화막($Al_2O_3$)을 소자 표면에 형성하기 위해서 일반적으로 TMA (trimethlyaluminium)와 오존($O_3$)가스를 이용한 ALD 공정법이 사용되고 있으나 공정 비용이 비싸고 열산화막에 비해 전자 trapping이 많이 발생하여 전자이동도가 저하되는 단점이 있어, 본 연구에서는 열산화 공정을 이용하여 소자의 전기적 특성 저하를 발생시키지 않는 알루미늄산화막 패시베이션을 수행하였다. 실험에 사용된 기판은 AlGaN/GaN 이종접합 구조가 증착된 HEMT 제작용 기판을 사용하였으며 TLM 구조를 제작하여 소자의 채널 면저항 및 절연영역간 누설전류 특성을 확인하였다. TLM 구조가 제작된 샘플 위에 알루미늄을 100 ${\AA}$ 두께로 소자위에 증착하고 $O_2$ 분위기에서 약 $525{\sim}675^{\circ}C$ 온도로 3분간 열처리하여 알루미늄 산화막을 형성한 후 $950^{\circ}C$ 온도로 $N_2$ 분위기에서 30초간 안정화열처리 하여 안정한 알루미늄 산화막 패시베이션을 형성하였다. 알루미늄산화막 패시베이션 후 소자의 절연영역 사이의 누설전류는 패시베이션 전과 비슷한 크기를 나타냈고 패시베이션 후 채널의 면저항이 패시베이션 전에 비해 약 20% 감소한 것을 확인하였다. 또한 패시베이션된 소자와 패시베이션되지않은 소자에 대해 $900^{\circ}C$ 온도로 30초간 열처리한 결과 패시베이션 되지 않은 소자는 74%만큼 채널 면저항이 증가하였으며, 절연영역 누설전류가 다섯오더 크기로 증가한 반면 알루미늄산화막 패시베이션한 소자는 단지 13%의 채널 면저항의 증가를 나타내었고 절연영역 누설전류는 100배 감소한 값을 보여 알루미늄산화막 패시베이션이 소자의 열적 안정성을 향상시키는 것을 확인하였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2016년도 제50회 동계 정기학술대회 초록집
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• pp.299-299
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• 2016

SiC는 넓은 에너지갭 (Eg=~3.4 eV)을 갖는 반도체로써, 고전압, 고온에서 동작이 가능하여 기존의 Si기반의 파워디바이스를 대체하기 위한 물질로 많은 연구가 이루어지고 있다. 파워 디바이스의 성능 향상을 위해서는 기판과 절연체 사이의 계면에 생성되는 계면 결함을 감소시켜야 한다. 따라서 본 연구에서는 SiC 기판에 high-k 물질인 HfO2를 증착하여 HfO2/SiC 계면에 유도된 결함을 분석하고 이를 감소시킬 수 있는 방법에 대한 연구를 수행하였다. HfO2 박막은 atomic-layer-deposition (ALD) 방법을 이용하여 SiC 기판 위에 $200^{\circ}C$에서 증착하였다. HfO2 박막 증착 후 NH3 분위기에서 rapid thermal annealing 방법을 이용하여 $600^{\circ}C$에서 1분 동안 열처리 진행하였다. Current-voltage (I-V) 측정을 통해 열처리 전 HfO2/SiC의 절연파괴 전압이 약 8.3 V 임을 확인하였다. NH3 열처리 후 HfO2/SiC의 절연파괴 전압이 10 V로 증가하였으며 누설 전류가 크게 감소하는 것을 확인하였다. 또한 capacitance-voltage (C-V) 측정을 통해 열처리 후 flat band voltage가 negative 방향에서 positive 방향으로 이동함을 확인하였고, 이를 통해 NH3 열처리 방법이 HfO2/SiC 계면에 존재하는 결함을 감소시킬 수 있음을 확인하였다. 전자 구조상의 conduction band edge에 존재하는 결함 준위를 분석하기 위해 x-ray absorption spectroscopy (XAS) 분석을 실시하였고, 열처리 전 HfO2/SiC 계면에 많은 결함 준위가 존재함을 확인하였으며, x-ray photoelectron spectroscopy (XPS) 분석을 통해 이 결함 준위가 oxygen deficiency state과 관련됨을 알 수 있었다. NH3 열처리 후 결과와 비교해보면, oxygen deficiency state가 감소함을 확인하였으며 이로 인해 conduction band edge에 존재하는 결함 준위가 감소함을 알 수 있었다. 따라서, NH3 열처리 방법을 이용하여 HfO2/SiC 계면에 존재하는 결함을 감소시킬 수 있으며, HfO2/SiC의 물리적, 전기적 특성을 향상시킬 수 있다는 결과를 도출하였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2012년도 제42회 동계 정기 학술대회 초록집
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• pp.341-341
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• 2012

Recently, oxide semi-conductor materials have been investigated as promising candidates replacing a-Si:H and poly-Si semiconductor because they have some advantages of a room-temperature process, low-cost, high performance and various applications in flexible and transparent electronics. Particularly, amorphous indium-gallium-zinc-oxide (a-IGZO) is an interesting semiconductor material for use in flexible thin film transistor (TFT) fabrication due to the high carrier mobility and low deposition temperatures. In this work, we demonstrated improvement of flexibility in IGZO TFTs, which were fabricated on polyimide (PI) substrate. At first, a thin poly-4vinyl phenol (PVP) layer was spin coated on PI substrate for making a smooth surface up to 0.3 nm, which was required to form high quality active layer. Then, Ni gate electrode of 100 nm was deposited on the bare PVP layer by e-beam evaporator using a shadow mask. The PVP and $Al_2O_3$ layers with different thicknesses were used for organic/inorganic multi gate dielectric, which were formed by spin coater and atomic layer deposition (ALD), respectively, at $200^{\circ}C$. 70 nm IGZO semiconductor layer and 70 nm Al source/drain electrodes were respectively deposited by RF magnetron sputter and thermal evaporator using shadow masks. Then, IGZO layer was annealed on a hotplate at $200^{\circ}C$ for 1 hour. Standard electrical characteristics of transistors were measured by a semiconductor parameter analyzer at room temperature in the dark and performance of devices then was also evaluated under static and dynamic mechanical deformation. The IGZO TFTs incorporating hybrid gate dielectrics showed a high flexibility compared to the device with single structural gate dielectrics. The effects of mechanical deformation on the TFT characteristics will be discussed in detail.

• JSTS:Journal of Semiconductor Technology and Science
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• 제14권1호
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• pp.40-47
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• 2014

In this paper, $Al_2O_3$ film deposited by thermal atomic layer deposition (ALD) with diluted $NH_4OH$ instead of $H_2O$ was suggested for passivation layer and anti-reflection (AR) coating of the p-type crystalline Si (c-Si) solar cell application. It was confirmed that the deposition rate and refractive index of $Al_2O_3$ film was proportional to the $NH_4OH$ concentration. $Al_2O_3$ film deposited with 5 % $NH_4OH$ has the greatest negative fixed oxide charge density ($Q_f$), which can be explained by aluminum vacancies ($V_{Al}$) or oxygen interstitials ($O_i$) under O-rich condition. $Al_2O_3$ film deposited with $NH_4OH$ 5 % condition also shows lower interface trap density ($D_{it}$) distribution than those of other conditions. At $NH_4OH$ 5 % condition, moreover, $Al_2O_3$ film shows the highest excess carrier lifetime (${\tau}_{PCD}$) and the lowest surface recombination velocity ($S_{eff}$), which are linked with its passivation properties. The proposed $Al_2O_3$ film deposited with diluted $NH_4OH$ is very promising for passivation layer and AR coating of the p-type c-Si solar cell.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2009년도 제38회 동계학술대회 초록집
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• pp.218-218
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• 2010

기존의 비휘발성 메모리 소자는 터널 절연막으로 $SiO_2$ 단일 절연막을 이용하였다. 그러나 소자의 축소화와 함께 비휘발성 메모리 소자의 동작 전압을 낮추기 위해서 $SiO_2$ 단일 절연막의 두께도 감소 시켜야만 하였다. 하지만 $SiO_2$ 단일 절연막의 두께 감소에 따라, 메모리의 동작 횟수와 데이터 보존 시간의 감소등의 문제점들로 인해 기술적인 한계점에 이르렀다. 이러한 문제점들을 해결하기 위한 연구가 활발히 진행되고 있는 가운데, 최근 high-k 물질을 기반으로 하는 Tunnel Barrier Engineered (TEB) 기술이 주목 받고 있다. TBE 기술이란, 터널 절연막을 위해 서로 다른 유전율을 갖는 유전체를 적층함으로써 쓰기/지우기 속도의 향상과 함께, 물리적인 두께 증가로 인한 데이터 보존 시간을 향상 시킬 수 있는 기술이다. 따라서, 본 연구에서는 적층된 터널 절연막에 이용되는 $HfO_2$를 FGA (Forming Gas Annealing)와 RTA (Rapid Thermal Annealing) 공정에 의한 열처리 효과를 알아보기 위해, 온도에 따른 전기적인 특성을 MIS-Capacitor 제작을 통하여 분석하였다. 이를 위해 먼저 Si 기판 위에 $SiO_2$를 약 3 nm 성장시킨 후, $HfO_2$를 Atomic Layer Deposition (ALD) 방법으로 약 8 nm를 증착 하였고, Aluminum을 약 150 nm 증착 하여 게이트 전극으로 이용하였다. 이를 C-V와 I-V 특성을 이용하여 분석함으로 써, 열처리 공정을 통한 $HfO_2$의 터널 절연막 특성이 향상됨을 확인 하였다. 특히, $450^{\circ}C$ $H_2/N_2$(98%/2%) 분위기에서 진행한 FGA 공정은 $HfO_2$의 전하 트랩핑 현상을 줄일 뿐 만 아니라, 낮은 전계에서는 낮은 누설 전류를, 높은 전계에서는 높은 터널링 전류가 흐르는 것을 확인 하였다. 이와 같은 전압에 대한 터널링 전류의 민감도의 향상은 비휘발성 메모리 소자의 쓰기/지우기 특성을 개선할 수 있음을 의미한다. 반면 $N_2$ 분위기에서 실시한 RTA 공정에서는, 전하 트랩핑 현상은 감소 하였지만 FGA 공정 후 보다는 전하 트랩핑 현상이 더 크게 나타났다. 따라서, 적층된 터널 절연막은 적절한 열처리 공정을 통하여 비휘발성 메모리 소자의 성능을 향상 시킬 수 있음이 기대된다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제14권5호
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• pp.601-608
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• 2014

In this paper, we have characterized the electrical properties related to gate leakage current in AlGaN/GaN MISHFETs with varying the thickness (0 to 10 nm) of $Al_2O_3$ gate insulator which also serves as a surface protection layer during high-temperature RTP. The sheet resistance of the unprotected TLM pattern after RTP was rapidly increased to $1323{\Omega}/{\square}$ from the value of $400{\Omega}/{\square}$ of the as-grown sample due to thermal damage during high temperature RTP. On the other hand, the sheet resistances of the TLM pattern protected with thin $Al_2O_3$ layer (when its thickness is larger than 5 nm) were slightly decreased after high-temperature RTP since the deposited $Al_2O_3$ layer effectively neutralizes the acceptor-like states on the surface of AlGaN layer which in turn increases the 2DEG density. AlGaN/GaN MISHFET with 8 nm-thick $Al_2O_3$ gate insulator exhibited extremely low gate leakage current of $10^{-9}A/mm$, which led to superior device performances such as a very low subthreshold swing (SS) of 80 mV/dec and high $I_{on}/I_{off}$ ratio of ${\sim}10^{10}$. The PF emission and FN tunneling models were used to characterize the gate leakage currents of the devices. The device with 5 nm-thick $Al_2O_3$ layer exhibited both PF emission and FN tunneling at relatively lower gate voltages compared to that with 8 nm-thick $Al_2O_3$ layer due to thinner $Al_2O_3$ layer, as expected. The device with 10 nm-thick $Al_2O_3$ layer, however, showed very high gate leakage current of $5.5{\times}10^{-4}A/mm$ due to poly-crystallization of the $Al_2O_3$ layer during the high-temperature RTP, which led to very poor performances.

• 한국진공학회지
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• 제19권1호
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• pp.14-21
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• 2010

Ge은 Si에 비하여 높은 이동도를 갖기 때문에 차세대 고속 metal oxide semiconductor field effect transistors (MOSFETs) 소자를 위한 channel 물질로서 각광받고 있다. 그러나 화학적으로 안정한 게이트 산화막의 부재는 MOS 소자에 Ge channel의 사용에 주요한 장애가 되어왔다. 특히, Ge 기판 위에 고품질의 계면 특성을 갖는 게이트 절연막의 제조는 필수 요구사항이다. 본 연구에서, $HfO_xN_y$ 박막은 Ge 기판 위에 플라즈마 원자층 증착법(plasma-enhanced atomic layer deposition, PEALD)을 이용하여 증착되었다. 플라즈마 원자층 증착공정 동안에 질소는 질소, 산소 혼합 플라즈마를 이용한 in situ 질화법에 의하여 첨가되었다. 산소 플라즈마에 대한 질소 플라즈마의 첨가로 성분비를 조절함으로써 전기적 특성과 계면 성질을 향상시키는데 초점을 맞추어서 연구를 진행하였다. 질소 산소의 비가 1：1이었을 때, EOT의 값의 10% 감소를 갖는 고품질의 소자특성을 보여주었다. X-ray photoemission spectroscopy (XPS)와 high resolution transmission electron microscopy (HR-TEM)를 사용하여 박막의 화학적 결합 구조와 미세구조를 분석하였다.