• 반도체디스플레이기술학회지
• /
• 제2권4호
• /
• pp.1-7
• /
• 2003

In this paper, we design the pattern generator circuits using PLDs(Programmable Logic Devices). The pattern generator is the circuit which generates the test pattern signal for the inspection of logical defects of semiconductor products. The proposed circuits are designed by the PLD design tool(MAX+ II of ALTERA). Also the designed circuits are simulated for the verification of the designed ones. The simulation results have a good performance.

• 한국정보처리학회논문지
• /
• 제1권2호
• /
• pp.272-278
• /
• 1994

본 논문에서는 BIST(Built-In Self Test)시 순서회로내의 조합회로를 pseudoexhaustive 시험하는데 필요한 테스트 패턴 생성기와 응답 분석기를 제안한다. 제안하는 테스트 패턴 생성기는 테스트 패턴의 초기값을 스캔 인 할 수 있고, exhaustive test pattern 을 생성할 수 있다. 또한, 응답 분석기는 회로의 응답을 분 석할 수 있을 뿐만 아니라 응답 결과를 스캔 아웃할 수 있다. 이러한 테스트 패턴 생 성기와 응답분석기는 SRL과 LFSR을 결합하여 설계하였다.

• 한국정보통신학회:학술대회논문집
• /
• 한국해양정보통신학회 2007년도 춘계종합학술대회
• /
• pp.803-806
• /
• 2007

TRNG (True Random Number Generator)를 테스트 하는 방법은 PRNG (Pseudo Random Number Generator)나 산술연산기를 비롯한 결정적 (deterministic) 소자에 대한 테스트와는 많이 틀려서, 새로운 개념과 방법론이 제시되어야 한다. 하드웨어적으로 결정적인 소자들은 패턴을 사용한 테스트 (ATPG; automatic test pattern generation)에 의해 커버가 될 수 있지만, 순수 난수는 발생 결과의 아날로그적인 특성에 의하여 자동 패턴 생성 방식에 의해 소자를 테스트하기가 불가능하다. 본 논문에서는 하드웨어와 소프트웨어를 결합한 테스트 방식으로 테스트 패턴에 연속적인 패턴의 변화를 주면서 통계적으로 관찰하는 방식인 Diehard test라는 테스트 방식을 연구, 분석하고, 순수 난수의 테스트 시 고려해야 할 주안점을 제안한다.

• 한국통신학회논문지
• /
• 제18권10호
• /
• pp.1537-1545
• /
• 1993

본 논문에서는 RAM의 Built-In Self Test(BIST)를 수행하기 위하여 제안되었던 Column Weight Sensitive Fault(CWSF) 테스트 알고리즘과 비트라인 디코더 고장 테스터 알고리즘에 적합한 패턴발생회로와 고장위치 검출기를 설계하였다. 패턴발생 회로는 어드레스 발생부와 데이터 발생부로 구성되었다. 또한 어드레스 발생부는 실효 어드레스를 위한 행 어드레스 발생부와 순차 및 병렬 어드레스를 위한 열 어드레스 발생부로 나누어져 있다. 고장위치 검출기는 고장발생의 유, 무와 그 위치를 찾기위해 구성되었다. 설계한 회로들의 검증을 위하여 각 부분 및 전체적인 시뮬레이션을 통하여 동작을 확인하였다.

• 한국컴퓨터정보학회논문지
• /
• 제3권2호
• /
• pp.99-104
• /
• 1998

본 논문에서는 다단 논리회로의 고장을 완벽하게 검출할 수 있는 테스트 패턴 생성기를 설계하였다. 이 테스트 기법은 테스트 패턴 생성 논리회로를 사용하여 생성하였다. 생성된 테스트 패턴은 기존의 전체 테스트 방법에 비해 패턴을 크게 감소시켰다. 이 테스트패턴 생성기는 다단 논리회로에서의 모든 고장을 검출할 것으로 본다. 여러 가지 I.C 테스트 방법 중에서 어떤 방법을 선택할 것인지는 고장검출 속도에 영향을 준다. 가장 중요한 것은생산단가이며 설계된 테스트 패턴 생성기는 저가형이다.

• 전자공학회논문지B
• /
• 제32B권5호
• /
• pp.661-670
• /
• 1995

This paper presents a fast massively parallel automatic test pattern generator for digital combinational logic circuits using neural networks. Automatic test pattern generation neural network(ATPGNN) evolves its state to a stable local minima by exchanging messages among neural network modules. In preprocessing phase, we calculate the essential assignments for the stuck-at faults in fault list by adopting dominator concept. It makes more neurons be fixed and the system speed up. Consequently. fast test pattern generation is achieved. Test patterns for stuck-open faults are generated through getting initialization patterns for the obtained stuck-at faults in the corresponding ATPGNN.

• 한국통신학회논문지
• /
• 제24권12A호
• /
• pp.2008-2014
• /
• 1999

IDDQ 테스팅은 CMOS 회로에서 발생되는 여러 종류의 물리적 결함을 효율적으로 검출하는 테스팅 방식이다. 본 논문에서는 테스트 대상회로의 게이트내부에서 발생하는 단락을 고려하여, 이 결함을 검출하기 위한 테스트 패턴을 찾아 주는 IDDQ 테스트 패턴 발생기를 구현하였다. 테스트 패턴을 생성하기 위해 게이트 종류별로 모든 내부 단락을 검출하는 게이트 테스트 벡터를 찾아냈다. 그리고 10,000개의 무작위패턴을 테스트대상 회로에 인가하여 각 게이트에서 요구되는 테스트 벡터를 발생시켜 주면 유용한 테스트 패턴으로 저장한다. 입력된 패턴들이 모든 게이트 테스트 벡터를 발생시켜 주거나 10,000개의 패턴을 모두 인가했을 경우 테스트 패턴 발생 절차를 종료한다. ISCAS '85 벤처마크 회로에 대한 실험을 통하여 기존의 다른 방식보다 성능이 우수함을 보여주었다.

• 대한전자공학회논문지SD
• /
• 제39권7호
• /
• pp.81-88
• /
• 2002

본 논문에서는 패턴 집단 생성 방식을 사용한 새로운 내장형 자체 테스트를 위한 테스트 패턴 생성기를 제안하였다. 제안된 기술은 클럭당 테스트 환경에서 작은 하드웨어 크기를 가지면서 미리 계산된 결정 테스트 집합을 가진다. 테스트를 제어하기 위한 회로는 간단하여 자동적으로 합성된다. 새로운 패턴 생성기를 기존의 방법들과 비교한 결과를 ISCAS 벤치마크 회로를 가지고 검증하였다.

• 조명전기설비학회논문지
• /
• 제18권6호
• /
• pp.45-54
• /
• 2004

일반적으로 반도체 소자의 집적도가 증가함에 따라 기능적 오류 검사 시간이 급격하게 증가하며, 이러한 문제를 해결하기 위해 제조공정에서 패턴 발생기의 사용은 필수적이다. 본 논문에서는 반도체 소자의 기능적 오류를 검사 하기 위한 패턴 발생기의 PLD(Programmable Logic Device) 회로를 설계하였다. 이러한 모든 사항은 시뮬레이션을 통하여 회로의 동작과 기능을 검증하였으며, 만족할만한 결과를 얻었다.

• 한국정보통신학회논문지
• /
• 제14권3호
• /
• pp.707-714
• /
• 2010

패턴생성기로 LFSR(linear feedback shift register)은 기계 자체에 고유의 선형의존성이 있어 패턴을 생성함에 있어 비트의 위치를 이동시켜 수열을 생성하기 때문에 생성되는 패턴들의 상관관계가 높고 따라서 오류 검출률이 낮아지게 된다. 이런 문제점을 해소하기 위하여 scan chain 사이에 XOR 게이트의 조합으로 구성된 페이지 쉬프터를 장착하여 출력 테스트 패턴의 난수성을 높임으로써 LFSR 고유의 선형의존성을 줄이고 오류 검출률을 높이는 연구가 활발히 진행되어 왔다. 본 논문에서는 PRPG(pseudo random pattern generator)로서 특성 다항식을 원시다항식으로 갖는 LFSR을 사용하여 어떤 임의의 두 채널에서 출력되는 이진 수열의 선형 의존성을 줄이기 위한 방법으로 적절한 탭 수를 유지하며 최소의 위상이동차를 보장하는 페이지 쉬프터를 갖는 LFSR 기반의 PRPG를 구성하는 방법을 제안한다. 제안된 알고리즘에 따라 페이지 쉬프터를 구성하면 기존의 방법보다 페이지 쉬프터를 훨씬 빨리 구성 할 수 있는 장점이 있다.