• International Journal of Aeronautical and Space Sciences
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• 제15권2호
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• pp.173-182
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• 2014

The structured singular value (${\mu}$) analysis based method has many advantages for the robust stability analysis of missiles with uncertain parameters. Nevertheless, the present linear fractional transformation (LFT) modeling process, which is the basis of ${\mu}$ analysis, is complex, and not suitable for automatic implementation; on the other hand, ${\mu}$ analysis requires a large amount of computation, which is a burden for large-scale application. A constructive procedure, which is computationally more efficient, and which may lead to a lower order realization than existing algorithms, is proposed for LFT modeling. To reduce the calculation burden, an analysis method is developed, based on skew ${\mu}$. On this basis, calculation of the supremum of ${\mu}$ over a fixed frequency range converts into a single skew ${\mu}$ value calculation. Two algorithms are given, to calculate the upper and lower bounds of skew ${\mu}$, respectively. The validity of the proposed method is verified through robust stability analysis of a missile with real uncertain parameters.

• 한국통신학회논문지
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• 제28권1A호
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• pp.47-53
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• 2003

본 논문에서는 155 Mb/s급 멀티플렉서-디멀티플렉서를 단일소자로 설계하였다. 이 소자는 초고속 전송망의 전송노드 역할을 하는 2.5 Gb/s SDH 전송시스템에 적용되어 51 Mb/s의 병렬 데이터들을 155 Mb/s의 직렬 데이터로 다중화 하거나 155 Mb/s 직렬 데이터들을 51 Mb/s의 병렬 데이터로 역 다중화 하는 기능을 수행한다 소자의 저속부는 TTL로 접속되고 고속부는 100K ECL로 접속되며 0.7${\mu}m$BiCMOS gate array로 제작되었다 설계 제작된 소자는 180˚의 155 Mb/s 데이터 입력 phase margin을 가지며 출력 데이터 skew는 470ps, 소비전력은 2.0W 이하의 특성을 보인다.

• 전기학회논문지
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• 제56권6호
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• pp.1133-1138
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• 2007

DLLs(Delay Locked Loops) have widely been used in many systems in order to achieve the clock synchronization. A SMD (Synchronous Mirror Delay) structure is used both for skew reduction and for DCC (Duty Cycle Correction). In this paper, a SMD based DLL with DCC using Reduced Delay Lines is proposed in order to reduce the clock skew and correct the duty cycle. The merged structure allows the forward delay array to be shared between the DLL and the DCC, and yields a 25% saving in the number of the required delay cells. The designed chip was fabricated using a $0.25{\mu}m$ 1-poly, 4-metal CMOS process. Measurement results showed the 3% duty cycle error when the input signal ranges from 80% to 20% and the clock frequency ranges from 400MHz to 600MHz. The locking operation needs 3 clock and duty correction requires only 5 clock cycles as feature with SMD structure.

• 전자공학회논문지S
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• 제34S권12호
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• pp.10-18
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• 1997

The parallel trabutary signals in the SDH-based transmission system have the frame phase skew due to uneven transmission delays in the data and the clock path. This phase skew must be eliminated prior to synchronously multiplexing process. A new twenty-four channel, 51.84Mb/s DFPA(Digital Frame Phase Aligner) has been designed and fabricated in 0.8.mu.m CMOS gate array. This unique device phase-aligns the skewed input signals with refernce frame synchronous signal and reference clok for subsequent synchronous multiplexing process. the performance of fabricated device is evaluated by the STM-16 transmission system and DS-3 meansurement set. The frame phase margin of +2/-3 bit periods has been demonstrated.

• JSTS:Journal of Semiconductor Technology and Science
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• 제1권1호
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• pp.20-30
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• 2001

A 1.8V $650{\;}\textrm{mm}^2$ 4Gb DRAM having $0.10{\;}\mu\textrm{m}^2$ cell size has been successfully developed using 0.11 $\mu\textrm{m}$DRAM technology. Considering manufactur-ability, we have focused on developing patterning technology using KrF lithography that makes $0.11{\;}\mu\textrm{m}$ DRAM technology possible. Furthermore, we developed novel DRAM technologies, which will have strong influence on the future DRAM integration. These are novel oxide gap-filling, W-bit line with stud contact for borderless metal contact, line-type storage node self-aligned contact (SAC), mechanically stable metal-insulator-silicon (MIS) capacitor and CVD Al process for metal inter-connections. In addition, 80 nm array transistor and sub-80 nm memory cell contact are also developed for high functional yield as well as chip performance. Many issues which large sized chip often faces are solved by novel design approaches such as skew minimizing technique, gain control pre-sensing scheme and bit line calibration scheme.

• 대한전자공학회논문지SD
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• 제42권2호
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• pp.23-30
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• 2005

이 논문에서는 낮은 stand-by power 및 DLL의 재동작 후 fast relocking 구조를 가지는 저전력, 고속 VISI 칩용 DLL(지연 고정 루프) 기반의 다중 클락 발생기를 제안하였다. 제안된 구조는 주파수 곱셈기를 이용하여 주파수 체배가 가능하며 시스템 클락의 듀티비에 상관없이 항상 50:50 듀티비를 위한 Duty-Cycle Correction 구조를 가지고 있다. 또한 DAC를 이용한 디지털 컨트롤 구조를 클락 시스템이 standby-mode에서 operation-mode 전환 후 빠른 relocking 동작을 보장하고 아날로그 locking 정보를 레지스터에 디지털 코드로 저장하기 위해 사용하였다. 클락 multiplication을 위한 주파수 곱셈기 구조로는 multiphase를 이용한 feed-forward duty correction 구조를 이용하여 지연 시간 없이 phase mixing으로 출력 클락의 duty error를 보정하도록 설계하였다. 본 논문에서 제안된 DLL 기반 다중 클락 발생기는 I/O 데이터 통신을 위한 외부 클락의 동기 클락과 여러 IP들을 위한 고속 및 저속 동작의 다중 클락을 제공한다. 제안된 DLL기반의 다중 클락 발생기는 $0.35-{\mu}m$ CMOS 공정으로 $1796{\mu}m\times654{\mu}m$ 면적을 가지며 동작 전압 2.3v에서 $75MHz\~550MHz$ lock 범위와 800 MHz의 최대 multiplication 주파수를 가지고 20psec 이하의 static skew를 가지도록 설계되었다.

• 한국전자통신학회논문지
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• 제14권2호
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• pp.309-316
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• 2019

본 논문은 로컬 클록 왜곡을 보상하는 낮은 지터 성능의 지연 고정 루프를 제시한다. 제안된 DLL은 위상 스플리터, 위상 검출기(PD), 차지 펌프, 바이어스 생성기, 전압 제어 지연 라인(Voltage Controlled Delay Line) 및 레벨 변환기로 구성된다. VCDL(: Voltage Controlled Delay Line)은 CML(: Current Mode Logic)을 사용하는 자체 바이어스 지연 셀을 사용하여 온도에 민감하지 않고 잡음을 공급한다. 위상 스플리터는 VCDL의 차동 입력으로 사용되는 두 개의 기준 클록을 생성한다. 제안된 회로의 PD는 CML에 비해 적은 전력을 소비하는 CMOS 로직을 사용하기 때문에 PD는 위상 스플리터의 유일한 단일 클록을 사용한다. 따라서 VCDL의 출력은 로컬 클록 분배 회로뿐만 아니라 PD에 사용되므로 레벨 변환기에 의해 레일-투-레일 신호로 변환된다. 제안된 회로는 $0.13{\mu}m\;CMOS$ 공정으로 설계되었으며, 주파수가 1GHz인 클록이 외부에서 인가된다. 약 19 사이클 후에 제안된 DLL은 잠금이 되며, 클록의 지터는 1.05ps이다.

• 대한기계학회논문집A
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• 제20권2호
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• pp.408-413
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• 1996

A self-diagnostic, air-damped, piezoresitive, cantilever-beam microaccelerometer has been designed, fabricated and tested for applications to automotive electronic airbag systems. A skew-symmetric proof-mass has been designed for self-diagnostic capability and zero transverse sensitivity. Two kinds of multi-step anisotropic etching processes are developed for beam thickness control and fillet-rounding formation, UV-curing paste has been used for sillicon-to-glass bounding. The resonant frequency of 2.07kHz has been measured from the fabricated devices. The sensitivity of 195 $\mu{V}$/g is obtained with a nonlinearity of 4% over $\pm$50g ranges. Flat amplitude response and frequency-proportional phase response have been obserbed, It is shown that the design and fabricaiton methods developed in the present study yield a simple, practical and effective mean for improving the performance, reliability as well as the reproducibility of the accelerometers.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 하계종합학술대회 논문집(2)
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• pp.221-225
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• 2000

We designed asynchronous event logic library with 0.25$\mu\textrm{m}$ CMOS technology and interface chip for heterogeneous system with high-speed asynchronous FIFO operating at 1.6㎓. Optimized asynchronous standard cell layouts and Verilog models are designed for top-down design methodology. A method for mitigating a design bottleneck when it comes to tolerate clock skew is described. This communication scheme using clock control circuits, which is used for the free of synchronization failures, is analyzed and implemented. With clock control circuit and FIFO, high-speed communication between synchronous modules operating at different clock frequencies or with asynchronous modules is performed. The core size of implemented high-speed 32bit-interface chip for heterogeneous system is about 1.1mm ${\times}$ 1.1mm.

• 천문학회보
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• 제37권2호
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• pp.190.1-190.1
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• 2012

과학기술위성3호는 170kg의 소형위성으로 2006년 사업을 착수하였으며, 올 2012년 12월에 러시아에서 발사할 예정이다. 주탑재체는 다목적 적외선 영상시스템 (MIRIS, Multi-Purpose IR Imaging System)으로 천문연에서 개발을 담당하였으며 우주관측과 지구관측을 수행한다. 우주관측은 $0.9-2{\mu}m$ 대역을 관측에서 은하면의 근적외선 방출광을 탐사하여 우리은하 고온가스의 기원 및 성간 난류의 물리적 특성을 연구한다. 또한 황도극지방을 추가로 관측하여 적외선 우주배경복사의 기원의 연구에 활용될 것이다. 지구관측은 $3-5{\mu}m$의 파장대역으로 한반도의 재해 및 환경변화의 연구에 활용될 예정이다. 부탑재체는 소형영상분광기 (COMIS, Compact Imaging Spectrometer)로 공주대에서 개발을 하였으며 $0.4-1.05{\mu}m$ 파장대역의 지표면 분광영상의 획득이 주요 임무이다. 소형영상분광기를 위하여 다양한 관측방법 (Strip, Stereo, Slow Skew)을 시도하며, 관측된 분광영상은 수질, 작황, 황사, 근해 환경변화 등 다양한 분야에 활용될 것으로 기대한다. 우주관측임무는 확정되어 주어진 임무기간동안 정해진 일정대로 우주관측을 수행되며, 지구관측임무는 사용자의 요구에 따라 관측지역 및 관측 횟수가 추후에 결정될 것이다. 과학기술위성3호는 기술적으로 기존 과학기술위성 시리즈 보다 향상된 위성체, 탑재체 시스템으로 주어진 우주 및 지구과학 임무를 성공적으로 수행할 것으로 예상되며, 또한 우주 및 지구과학의 연구를 위해 여러 분야에서 활동하는 국내 사용자의 적극적인 참여도 기대하고 있다. 본 발표에서는 다양한 사용자의 관측요청 접수를 위한 지상관제시스템의 설명과 임무관측을 통해 획득된 관측데이터의 전달 방법에 대해 논의한다.