• 대한전자공학회논문지SD
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• 제39권7호
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• pp.74-80
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• 2002

SOC와 같은 VLSI 집적 회로는 기능적 이유 등으로 인해 다중 클락의 설계 기법을 필요로 한다. 테스트시 클락 오더링과 같은 문제의 효과적이지 못한 대응으로 인해 클락 도메인간의 전이에서 많은 오류들이 발생한다. 본 논문은 다중 클락 시스템에서의 새로운 자체 테스크 기법을 제시한다. 클락 스큐의 문제는 다중캡처의 동작으로 제거하며, 다른 클락 도메인간 혹은 같은 클락 도메인간의 테스트 모두를 동작속도에서 가능하게 한다.

• 한국정보과학회논문지:시스템및이론
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• 제34권5_6호
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• pp.169-175
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• 2007

써픽스 배열은 기본적인 전체 텍스트 인덱스 자료구조로서, 반복되는 패턴 질의 수행 시 효율적으로 사용될 수 있다. 유용한 전체 텍스트 인덱스 자료구조들이 많이 제안되어왔음에도 불구하고, O(nlogn)-비트 공간을 필요로 하는 공통적인 문제점으로 인하여 보다 효율적으로 공간을 사용할 수 있는 방법에 대한 필요성이 요구되었다. 하지만 기 개발된 압축된 써픽스 배열이나 FM-인덱스와 같은 것들 또한 이미 존재하는 써픽스 배열에서부터 구축되어야 하기 때문에 실제적인 사용 공간을 줄일 수는 없었다. 최근, 써픽스 배열을 구축할 필요 없이 텍스트로부터 직접 압축된 써픽스 배열을 구축할 수 있는 두 가지 알고리즘들이 제안되었다. 본 논문에서는 실험을 통해 자료구조 구축 시간과 구축 시 필요로 하는 최대 사용 공간, 구축이 끝난 후 최종 자료구조의 크기 등을 측정함으로써 이 두 가지 압축된 써픽스 배열 구축 알고리즘과 기존의 써픽스 배열들과의 실제적인 성능을 비교한다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제1권1호
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• pp.20-30
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• 2001

A 1.8V $650{\;}\textrm{mm}^2$ 4Gb DRAM having $0.10{\;}\mu\textrm{m}^2$ cell size has been successfully developed using 0.11 $\mu\textrm{m}$DRAM technology. Considering manufactur-ability, we have focused on developing patterning technology using KrF lithography that makes $0.11{\;}\mu\textrm{m}$ DRAM technology possible. Furthermore, we developed novel DRAM technologies, which will have strong influence on the future DRAM integration. These are novel oxide gap-filling, W-bit line with stud contact for borderless metal contact, line-type storage node self-aligned contact (SAC), mechanically stable metal-insulator-silicon (MIS) capacitor and CVD Al process for metal inter-connections. In addition, 80 nm array transistor and sub-80 nm memory cell contact are also developed for high functional yield as well as chip performance. Many issues which large sized chip often faces are solved by novel design approaches such as skew minimizing technique, gain control pre-sensing scheme and bit line calibration scheme.

• 한국멀티미디어학회논문지
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• 제18권1호
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• pp.17-24
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• 2015

In this paper, a novel scheme for correcting rotated region in medical images using SIFT(Scale Invariant Feature Transform) algorithm is presented. Using the feature extraction function of SIFT, the rotation angle of rotated object in medical images is calculated as follows. First, keypoints of both reference and rotated medical images are extracted by SIFT. Second, the matching process is performed to the keypoints located at the predetermined ROI(Region Of Interest) at which objects are not cropped or added by rotating the image. Finally, degrees of matched keypoints are calculated and the rotation angle of the rotated object is determined by averaging the difference of the degrees. The simulation results show that the proposed scheme has excellent performance for correcting the rotated region in medical images.

• 대한전자공학회논문지SD
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• 제42권2호
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• pp.23-30
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• 2005

이 논문에서는 낮은 stand-by power 및 DLL의 재동작 후 fast relocking 구조를 가지는 저전력, 고속 VISI 칩용 DLL(지연 고정 루프) 기반의 다중 클락 발생기를 제안하였다. 제안된 구조는 주파수 곱셈기를 이용하여 주파수 체배가 가능하며 시스템 클락의 듀티비에 상관없이 항상 50:50 듀티비를 위한 Duty-Cycle Correction 구조를 가지고 있다. 또한 DAC를 이용한 디지털 컨트롤 구조를 클락 시스템이 standby-mode에서 operation-mode 전환 후 빠른 relocking 동작을 보장하고 아날로그 locking 정보를 레지스터에 디지털 코드로 저장하기 위해 사용하였다. 클락 multiplication을 위한 주파수 곱셈기 구조로는 multiphase를 이용한 feed-forward duty correction 구조를 이용하여 지연 시간 없이 phase mixing으로 출력 클락의 duty error를 보정하도록 설계하였다. 본 논문에서 제안된 DLL 기반 다중 클락 발생기는 I/O 데이터 통신을 위한 외부 클락의 동기 클락과 여러 IP들을 위한 고속 및 저속 동작의 다중 클락을 제공한다. 제안된 DLL기반의 다중 클락 발생기는 $0.35-{\mu}m$ CMOS 공정으로 $1796{\mu}m\times654{\mu}m$ 면적을 가지며 동작 전압 2.3v에서 $75MHz\~550MHz$ lock 범위와 800 MHz의 최대 multiplication 주파수를 가지고 20psec 이하의 static skew를 가지도록 설계되었다.

• 한국통신학회논문지
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• 제36권2C호
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• pp.112-118
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• 2011

본 논문에서는 청취자 위치정보 기반 상호간섭 제거기법의 객관적 성능을 분석한다. 기존외 많은 상호간섭 제거기법은 청취자가 최적청취위치에 있을 때를 가정해 설계되었다. [11]에서 제안한 공간뒤틀림/상호간섭제거기법은 청취자 위치 추적기를 사용하여 청취자의 위치에 상관없이 상호간섭 제거가 가능하다. 공간뒤틀림/상호간섭제거기법은 청취자 위치추적 부분과 상호간섭 제거 부분으로 구성된다. 본 논문에서는 청취자 위치정보 기반 상호간섭 제거기법의 객관적 성능평가를 위해 상호간섭 지표가운데 하나인 상대지수를 이용한 물리적 강인성과 좌/우 스피커의 수신전력세기 균형특성 및 균형특성의 근평균제곱오차와 유동평균을 통해 공간뒤틀림/상호간섭 제거기법의 객관적인 간섭제거성능을 보였다.

• 한국전자통신학회논문지
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• 제7권5호
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• pp.1139-1144
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• 2012

산업용 로봇의 하중률은 1대 10에서 1대 30이고, 3대 1의 하중률을 가지는 인간과 비교하여 매우 낮다. 다음 세대 로봇의 목표 중에 하나는 하중률이 될 것이고, 이것은 가벼운 로봇을 개발함으로 가능할 것이다. 2관절 유연한 로봇팔은 관절 축을 회전할 때 진동이 발생한다. 본 논문에서는 유연한 로봇팔의 진동 동력학은 오일러 베르누이의 보 이론과 라그랑지 방정식을 이용하여 구하였고, $\dot{D}-2C$가 skew symmetric이다는 사실을 사용하여, 계산량을 줄이는 리아프노프 안정도 이론을 이용한 단순한 구조의 새로운 제어기를 제안한다. 2링크 유연한 로봇에 대한 확정적인 적응제어 법칙을 제안하고, 시뮬레이션을 통하여 그 타당성을 보인다.

• 대한전자공학회논문지SD
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• 제37권9호
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• pp.47-54
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• 2000

713p 비동기 로직 회로 설계를 위한 라이브러리와 heterogeneous 시스템을 위한 인터페이스 회로를 0.25um CMOS 기술을 사용하여 설계하였다. 그리고 heterogeneous 시스템에는 1.6GHz로 동작을 하는 고속 비동기 FIFO 회로를 사용하였다. 또한 Tip-down ASIC 설계를 지원하기 위하여 비동기 기본 셀 레이아웃과 Verilog 모델들을 설계하였다. 본 논문에서는 클럭 skew에 관하여 병목현상을 줄일 수 있는 방법을 제사하였으며 클럭 제어 회로를 사용하여 동기식 회로에서 자주 발생하는 에러를 줄을 수 가 있다. 이와 같이 클럭 제어 회로와 FIFO (First-In First-Out)를 사용하여 다른 주파수로 동작하는 두개의 모듈간의 고속의 데이터 전송을 가능하게 하였으며, 32비트 인터페이스 칩의 코어 사이즈는 $1.1mm{\times}1.1mm$이다.

• 한국통신학회논문지
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• 제37C권10호
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• pp.1004-1010
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• 2012

논문에서는 최근에 무선 센서 관련 연구에서 제안된 높은 정확도를 가진 센서 간의 클락 동기 기술을 멀티스태틱 레이더 시스템을 위한 무선 시간동기 알고리즘에 적용을 고려하고 특히 비가시선 상에 있는 노드들 간에 적용 될 수 없는 기존 이론의 한계를 극복하는 알고리즘을 제안한다. 제안된 알고리즘에서는 두 노드에서의 얻어진 타임 스탬프 관찰 결과 정보를 바탕으로 recursive robust least M-estimation (RLM) 기법을 이용하여 두 개의 센서 노드 간의 상대적인 클락 스큐(skew)와 위상 차이를 추정한다. 그 과정에서 NLOS 환경으로 인해 uplink와 downlink시에 발생하는 지연시간의 차이를 추적하여 억제시킴으로써 알고리즘의 성능 향상시킨다. 또한 mean square error (MSE)를 계산하여 알고리즘의 성능을 기존 maximum-liklihood (ML) 기법을 이용한 알고리즘과 비교 분석한다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 하계종합학술대회 논문집(2)
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• pp.221-225
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• 2000

We designed asynchronous event logic library with 0.25$\mu\textrm{m}$ CMOS technology and interface chip for heterogeneous system with high-speed asynchronous FIFO operating at 1.6㎓. Optimized asynchronous standard cell layouts and Verilog models are designed for top-down design methodology. A method for mitigating a design bottleneck when it comes to tolerate clock skew is described. This communication scheme using clock control circuits, which is used for the free of synchronization failures, is analyzed and implemented. With clock control circuit and FIFO, high-speed communication between synchronous modules operating at different clock frequencies or with asynchronous modules is performed. The core size of implemented high-speed 32bit-interface chip for heterogeneous system is about 1.1mm ${\times}$ 1.1mm.