• 한국정보전자통신기술학회논문지
• /
• 제16권6호
• /
• pp.465-471
• /
• 2023

본 논문은 CMOS Image Sensor(CIS)에 사용되는 single-slope ADC(SS-ADC)의 노이즈와 출력의 지연을 개선한 비교기 구조를 제안한다. 노이즈와 출력의 지연 특성을 개선하기 위해 비교기의 첫 번째 단의 출력 노드와 두 번째 단의 출력 노드 사이에 커패시터를 삽입하여 miller effect를 이용한 비교기 구조를 설계하였다. 제안하는 비교기 구조는 작은 capacitor를 이용하여 노이즈와 출력의 지연 및 layout 면적을 개선하였다. Single slop ADC에서 사용되는 CDS 카운터는 T-filp flop과 bitwise inversion 회로를 사용하여 설계하였고 전력 소모와 속도가 개선되었다. 또한 single slop ADC는 analog correlated double sampling(CDS)와 digital CDS를 함께 동작하는 dual CDS를 수행한다. Dual CDS를 수행함으로써 fixed pattern noise(FPN), reset noise, ADC error를 줄여 이미지 품질이 향상된다. 제안하는 comparator 구조가 사용된 single-slope ADC는 0.18㎛ CMOS 공정으로 설계되었다.

• 대한전자공학회논문지SD
• /
• 제43권1호
• /
• pp.59-64
• /
• 2006

단일 기울기 ADC에 사용되는 램프 신호의 기울기는 공정과 주파수 변화에 민감하다. 이러한 변화는 ADC 이득 변화와 이미지 신호 프로세싱의 성능까지 영향을 준다. 본 논문에서는 자동 교정된 램프 신호를 이용한 단일 기울기 ADC를 이용하여 공정과 주파수 변화에 영향을 받지 않은 CMOS 이미지 센서를 제안하다. 본 논문에서 제안된 built-in-self-calibration (BISC) 구조는 공정과 주파수 변화에 상관없이 입력 조도별로 일정한 출력 값을 갖는 단일 기울기 ADC 동작을 가능하게 한다. 제안된 BISC를 탑재한 CMOS 이미지 센서는 $0.35{\mu}m$ 공정을 이용하여 제작하였다. 측정 결과는 제안된 구조가 공정이나 클럭 주파수의 변화에 따라 효과적으로 램프 기울기를 교정한다는 것을 보여준다. 칩 면적의 증가 정도는 $0.7\%$ 미미하였다.

• JSTS:Journal of Semiconductor Technology and Science
• /
• 제14권2호
• /
• pp.246-251
• /
• 2014

In this paper, a high-speed CMOS Image Sensor (CIS) based on a 10-bit two step Single Slope A/D Converter (SS-ADC) is proposed. The A/D converter is composed of both 5-bit coarse ADC and a 6-bit fine ADC, and the conversion speed is 10 times faster than that of the single-slope A/D convertor. In order to reduce the pixel noise, further, a Hybrid Correlated Double Sampling (H-CDS) is also discussed. The proposed A/D converter has been fabricated with 0.13um 1-poly 4-metal CIS process, and it has a QVGA ($320{\times}240$) resolution. The fabricated chip size is $5mm{\times}3mm$, and the power consumption is about 35 mW at 3.3 V supply voltage. The measured conversion speed is 10 us, and the frame rate is 220 frames/s.

• 전자공학회논문지
• /
• 제50권11호
• /
• pp.64-69
• /
• 2013

본 논문에서는 10-bit 해상도의 Two-Step Single-Slope A/D 변환기를 이용한 고속 CMOS Image Sensor(CIS)를 제안하였다. 제안하는 A/D 변환기는 5-bit coarse ADC 와 6-bit fine ADC 로 구성되어 있으며, 기존의 Single-Slope A/D 변환기보다 10배 이상의 변환속도를 나타내었다. 또한 고속 동작에서 적은 노이즈 특성을 갖기 위해 Digital Correlated Double Sampling(D-CDS) 회로를 제안하였다. 설계된 A/D 변환기는 0.13um 1-poly 4-metal CIS 공정으로 제작되었으며 QVGA($320{\times}240$)급 해상도를 갖는다. 제작된 칩의 유효면적은 $5mm{\times}3mm$ 이며 3.3V 전원전압에서 약 35mW의 전력소모를 나타내었다. 변환속도는 10us 이었으며, 프레임율은 220 frames/s으로 측정되었다.

• 전기전자학회논문지
• /
• 제11권1호통권20호
• /
• pp.38-45
• /
• 2007

A new 8-bit single-slope ADC using analog RAMP generator with digitally controllable dynamic range has been proposed and simulated for column level or per-pixel CMOS image sensor application. The conversion gain of ADC can he controlled easily by using frequency divider with digitally controllable diviber ratio, coarse/fine RAMP with class-AB op-amp, resistor strings, decoder, comparator, and etc. The chip area and power consumption can be decreased by simplified analog circuits and passive components. Proposed frequency divider has been implemented and verified with 0.65um, 2-poly, 2-metal standard CMOS process. And the functional verification has been simulated and accomplished in a 0.35$\mu$m standard CMOS process.

• 대한전자공학회논문지SD
• /
• 제48권2호
• /
• pp.20-27
• /
• 2011

모바일 기기에 장착되는 CMOS 이미지 센서(CIS) 칩은 배터리 용량의 한계로 인해 저전력 소모를 요구한다. 본 논문에서는 전력소모를 줄일 수 있는 데이터 플립플롭 회로와 새로운 저전력 구조의 Single-Slope A/D Converter(SS-ADC)를 사용한 이미지 센서를 설계하여 모바일 기기에 사용되는 CIS 칩의 전력 소모를 감소시켰다. 제안하는 CIS는 $2.25um{\times}2.25um$ 면적을 갖는 4-Tr Active Pixel Sensor 구조를 사용하여 QVGA($320{\times}240$)급 해상도를 갖도록 설계되었으며 0.13um CMOS 공정에서 설계되었다. 실험 결과, CIS 칩 내부의 SS-ADC 는 10-b 해상도를 가지며, 동작속도는 16 frame/s 를 만족하였고, 전원 전압 3.3V(아날로그)/1.8V(Digital)에서 25mW의 전력 소모를 보였다. 측정결과로부터 제안된 CIS 칩은 기존 CIS 칩에 비해 대기시간동안 약 22%, 동작시간동안 약 20%의 전력이 감소되었다.

• JSTS:Journal of Semiconductor Technology and Science
• /
• 제15권1호
• /
• pp.22-28
• /
• 2015

This paper proposes column-parallel three step Single Slope Analog-to-Digital Converter (SS-ADC) for high frame rate VGA CMOS Image Sensors (CISs). The proposed three step SS-ADC improves the sampling rate while maintaining the architecture of the conventional SS-ADC for high frame rate CIS. The sampling rate of the three-step ADC is increased by a factor of 39 compared with the conventional SS-ADC. The proposed three-step SS-ADC has a 12-bit resolution and 200 kS/s at 25 MHz clock frequency. The VGA CIS using three step SS-ADC has the maximum frame rate of 200 frames/s. The total power consumption is 76 mW with 3.3 V supply voltage without ramp generator buffer. A prototype chip was fabricated in a $0.13{\mu}m$ CMOS process.

• 센서학회지
• /
• 제24권4호
• /
• pp.252-257
• /
• 2015

This paper proposes a single slope A/D converter (SSADC) that is possible to process the signal of the ultraviolet, visible and infrared rays with a single chip. And the proposed SSADC is a type of single channel ADC. In the conventional SSADC, it is possible to process the only one signal with a kind of the sensor because the speed of the operating frequency and the slope of ramp signal generated by the ramp generator are fixed. In order to improve the disadvantages, a ramp generator which has variable slope in ramp function is designed and $3{\times}1$ MUX(multiplexer) is adopted so that we can change the speed of the operating frequency and the slope of ramp signal. Therefore, the multiple signal processing of the wanted sensors can be possible. The designed circuit is layout by the $0.35-{\mu}m$ CMOS 2-poly 4-metal technology process and is checked through DRC and LVS tools.

• JSTS:Journal of Semiconductor Technology and Science
• /
• 제17권1호
• /
• pp.110-119
• /
• 2017

This paper describes a CMOS image sensor (CIS) with dual correlated double sampling (CDS) and column-parallel analog-to-digital converter (ADC) and its measurement method using a field-programmable gate array (FPGA) integrated module. The CIS is composed of a $320{\times}240$ pixel array with $3.2{\mu}m{\times}3.2{\mu}m$ pixels and column-parallel 10-bit single-slope ADCs. It is fabricated in a $0.11-{\mu}m$ CIS process, and consumes 49.2 mW from 1.5 V and 3.3 V power supplies while operating at 6.25 MHz. The measured dynamic range is 53.72 dB, and the total and column fixed pattern noise in a dark condition are 0.10% and 0.029%. The maximum integral nonlinearity and the differential nonlinearity of the ADC are +1.15 / -1.74 LSB and +0.63 / -0.56 LSB, respectively.

• 대한전자공학회논문지SD
• /
• 제43권1호
• /
• pp.65-70
• /
• 2006

인간의 눈은 넓은 영역의 빛의 밝기를 받아들이기 위해 log 응답 특성을 갖는 반면 이미지 센서는 제한된 dynamic range를 갖는다. 선형 ADC(analog-to-digital converter)를 적용한 일반적인 CMOS 이미지 센서는 이미지의 어두운 부분을 확실하게 나타나게 하기 위하여 이득을 높이며 일부 밝은 부분의 포화 현상을 막을 수는 없다. 감마 보정은 인간의 눈의 반응에 맞추는 본질적인 방법이다. 그러나 디지털 감마 보정은 ADC 해상도와 센서 자체의 dynamic range의 한계 때문에 이미지의 질을 떨어뜨린다. 본 논문은 아날로그 감마 보정을 수행하는 비선형 ADC를 사용한 CMOS 이미지 센서를 제안한다. 제안된 비선형 ADC를 적용한 CMOS 이미지 센서는 $0.35{\mu}m$ CMOS 공정을 이용하였다. 제안된 비선형 ADC CIS를 적용한 아날로그 감마 보정이 기존의 디지털 감마 보정 방법에 비해 질적으로 향상된 이미지를 보였는데 수치적으로 200mV 미만 픽셀 출력으로 이루어진 저조도 이미지에서의 peak-signal-to-noise ratio (PSNR)는 제안된 아날로그 감마 보정이 27.8dB, 디지털 감마 보정이 25.6dB로 측정되어 아날로그 감마 보정이 디지털 감마 보정에 비해 저조도 양자화 잡음을 $28.8\%$ 개선되었음을 확인하였다.