• 대한전자공학회논문지SD
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• 제38권4호
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• pp.302-312
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• 2001

칩과 칩 사이의 전송 속도가 증가함에 따라, 누화 및 스위칭 잡음에 의한 시스템의 성능 저하가 심각해지고 있다. 본 논문에서 제안하는 인터페이스는 한 심벌 펄스의 상승/하강 에지 위치에 데이터를 엔코딩하고, 천이 방향이 반대인 P-CTR과 N-CTR (positive/Negative Constant Transition Rate)을 사용하며, P-CTR 드라이버 2개 묶음과 N-CTR 드라이버 2개 묶음을 교대로 배치하여 버스를 구성한다. 제안하는 P/N-CTR 코드 인터페이스에서는 임의의 한 배선에 대해서 양옆의 이웃한 배선 신호가 동시에 같은 방향으로 스위칭하는 경우가 발생하지 않기 때문에 최대 누화 잡음과 최대 스위칭 잡음을 기존의 I/O 인테페이스 보다 감소시킬 수 있다. 제안하는 인터페이스 방식의 잡음 감소 특성을 검증하기 위하여 다양한 배선 구조와 여러 비트 폭의 버스 구조에 적용하고, 0.35㎛ SPICE 파라미터를 이용한 HSPICE 시뮬레이션을 수행하였다. 제안한 인터페이스는 기존의 인터페이스와 비교하여 32 비트 미만의 버스에서는 최대 누화 잡음이 최소26.78 % 감소하고, 누화는 50 % 감소한다.

• Journal of electromagnetic engineering and science
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• 제2권2호
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• pp.68-74
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• 2002

In this paper, a pre-layout design approach for high-speed microprocessor is proposed. For multilayer PCB stark up configuration as well as selection and placement of decoupling capacitors, an effective solution for reducing SSN and EMI is obtained by modeling and simulation of complete power distribution system. The system model includes VRM, decoupling capacitors, multiple power and ground planes for core voltage, vias, as well as microprocessor. Finally, the simulation results are verified by measurements data.

• 대한전자공학회논문지SD
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• 제43권12호
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• pp.23-32
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• 2006

다층 고속 디지털 보드에 대한 빠르고 정확한 전압 버스 설계 방법은 정확하고 정밀한 고속 보드에 전원 공급망 설계 방법을 위해 고안되었다. FAPUD는 PBEC(Path Based Equivalent Circuit)모델과 망 합성 방법의 두 중요 알고리즘을 기반으로 구성된다. PBEC 모델 기반의 회로 레벨의 2차원 전원 분배 망의 전기적 값으로부터 lumped 1차원 회로 모델로 간단한 산술 표현들을 활용한다 제안된 PBEC 기반인 회로 단계 설계는 제안한 지역 접근법을 이용해 수행된다. 이 회로 단계 설계는 온칩 디커플링 커패시터의 크기, 오프칩 디커플링 커패시터의 위치와 크기, 패키지 전압 버스의 유효한 인덕턴스를 직접 결정하고 계산한다. 설계 출력에 따라 모든 디커플링 커패시터가 포한된 lumped 회로 모델과 전압 버스의 레이아웃은 FAPUD 방법을 이용한 후 얻을 수 있다. 미세조정 과정에서, I/O Switching에 의해 덧붙여진 Simultaneous Switching Noise(SSN)를 고려한 보드 재 최적화가 수행될 수 있다 이는 전원 공급 잡음에 I/O 동작 효과가 lumped 회로 모델을 가지고 전 동작 주파수 범위에 대해 추산될 수 있기 때문이다. 게다가 만약 설계에 조정이 필요하거나 교체해야 한다면, FAPUD 방법은 다른 전면 설계변경 없이 디커플링 커패시터들을 대체하여 설계를 수정하는 것이 가능하다. 마지막으로 FAPUD 방법은 전형적인 PEEC 기본설계 방법과 비교해 정확하고 FAPUD 방법의 설계 시간은 전형적인 PEEC 기본 설계 방법의 시간보다 10배가 빠르다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2009년도 제40회 하계학술대회
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• pp.1601_1602
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• 2009

본 논문은 SSN(Simultaneous Switching Noise) 이 유전체를 통해 다른 시스템에 유기되는 것을 막기 위한 방법인 EBG(Electromagnetic Band-Gap)에 관한 연구이다. 이에 대한 EBG 구조를 설계하기 위해 PDN(Power Delivery Network)에 주기적인 패턴을 삽입한다. 패키지에 EBG 구조를 적용하기 위해 인쇄 회로기판 범위에서 연구되었던 구조를 변형 및 개조하여 EBG 구조가 내포하고 있는 필터의 차단 주파수의 범위를 넓히며 차단 시작 주파수를 1GHz 아래로 낮추는 소형화 방법을 모색한다. 이 연구에서 실시할 EBG 구조에 대한 간단한 고찰과 인쇄 회로 기판에 적합한 AI-EBG(Alternating impedance Electromagnetic Band-Gap) 구조를 이용한 EBG 의 소형화에 대해 언급하고, 소형화를 위한 3-D EBG 의 설계구조에 대해 설명한다. 그리고 저주파에서 차단특성을 높이기 위한 방법으로 3-D EBG를 사용하고 AI-EBG와 비교하여 차단특성의 변화를 Full-wave 시뮬레이션과 측정으로서 비교한다.

• 한국전자파학회논문지
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• 제24권2호
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• pp.152-160
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• 2013

본 연구에서는 동시 스위칭에 의한 잡음 저감을 위하여 일반적으로 사용하는 비드와 더불어 나선형 공진기를 함께 사용하여 보다 향상된 광대역의 잡음 저감 특성을 확보하였다. 비드는 기본체배 주파수 아래 대역인 0.8 GHz 이내에서 효과적으로 잡음이 저감되고, 공진기는 공진기 턴 길이에 반비례한 공진 주파수 이내까지 잡음을 잘 저감할 수 있었다. 이것을 바탕으로 비드와 공진기를 함께 사용하면 각 주파수 영역에서 임피던스가 높은 성분에 의하여 영향을 받아 보다 광대역의 동시 스위칭에 의한 잡음 저감 특성을 얻을 수 있다. 22 nH 비드만을 사용한 경우 1, 2, 3, 그리고 4체배에서 각각 4.8, 2.0, 0, 0.6 dB의 노이즈 저감 특성을 얻었으나, 22 nH의 비드와 3턴 공진기를 함께 사용할 경우 9.5, 8.3, 6.1, 9.9 dB의 광대역에 걸친 잡음 감소 특성을 얻을 수 있었다. 비드가 없는 경우와 비교하여 22 nH 비드를 사용하면 전원단 흔들림이 76 mV에서 56 mV로 감소하고, 비드와 3턴 공진기를 함께 사용하면 34 mV로 감소함을 볼 수 있다. 즉, 비드와 공진기를 동시에 사용함으로써 보다 광대역의 동시 스위칭에 의한 잡음 저감 특성을 확보함을 보였다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2008년도 하계학술대회 논문집 Vol.9
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• pp.11-12
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• 2008

최근 LSI speed의 고속화에 따라, SSN (Simultaneous Switching Noise)이 매우 큰 문제가 되고 있다. 이에 PDN에 대한 많은 해결책들이 제시되고 있으나 가장 저비용 고효율을 지향할 수 있는 방법이 현재 사용되고 있는 유기기판에 Capacitor를 내장하여 로 사용하는 방법이다. Decoupling capacitor를 두께가 밟은 유기기판에 구현하기 위해서는 유전율이 큰 물질을 사용하는 것이 좋은데 본 연구에서는 $BaTiO_3$를 epoxy 에 혼합하여 10um 두께의 필름으로 제작한 후 유기기판 제조 공정에 사용하여 유기기판을 구현하였다. 이렇게 구현된 capacitor 내장 유기기판을 2 stub의 간단한 회로를 구현하여 유전율 등을 측정하였으며, 고주파 전산모사를 통하여 capacitor의 용량 변화에 따른 고주파 특성의 변화를 연구하였다.

• 한국위성정보통신학회논문지
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• 제9권4호
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• pp.42-46
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• 2014

본 논문에서는 1.55GHz에서 1.81GHz 대역을 사용하는 GNSS(Global-Navigation Satellite Service)시스템에, 단말기의 전원안정화를 위해서 PCB(Printed Circuit Board) 내층에 삽입될 코일 구조의 EBG(Electromagnetic Band Gap) 구조체를 제안 및 제작한다. 제작한 EBG 구조체의 테스트 결과, 사용 주파수 대역에서 삽입손실(S21)이 약 -50dB 이하로 측정되었다. 본 연구결과는 향후, PCB 회로 설계의 PDN(Power Delivery Network)구조의 안정화 향상 및 EMI(Electro Magnetic Interference) 대책에 효과적일 것으로 기대된다.

• 전자공학회논문지D
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• 제36D권1호
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• pp.47-56
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• 1999

반도체 칩의 집적도가 급격히 향상됨에 따라 칩의 I/O 수가 증ㅇ가하여 패키지의 크기가 커질 뿐 아니라 칩 자체의 가격보다 패키지의 가격이 높아지고 있는 실정이다. 따라서 집적도의 증가에 의한 I/O 수으이 증가를 억제할 수있는 방법이 요구되고 있다. 본 논문에서는 CTR(Constant-Transition-Rate) 코드 심벌 펄스의 상승 예지와 하강 예지의 위치에 따라 각각 2비트 씩의 디지털 데이터를 엔코딩함으로써 I/O 핀 수를 50% 감소 시킬 수 있는 I/O 인터페이스 회로를 제안한다. 제안한 CTR 코드의 한 심벌은 4비트 데이터를 포함하고 있어 기존의 인터페이스 회로와 비교하여 심벌 속도가 절반으로 감소되고, 엔코딩 신호의 단위 시간당 천이 수가 일정하며, 천이 위치가 넓게 분산되어 동시 스위칭 잡음(Simultaneous Switehing Noise, SSN)이 작아진다. 채널 엔코더는 논리 회로만으로 구현하고, 채널 디코더는 오버샘플링(oversampling) 기법을 이용하여 신호를 복원하는 입출력 회로를 설계하였다. 설계한 회로는 0.6${\mu}m$ CMOS SPICE 파라미터를 이용하여 시뮬레이션함으로써 동작을 검증하였으며, 동작 속도는 200 Mbps/pin 이상이 됨을 확인 하였다. 제안한 방식을 Altera사의 FPGA를 이용하여 구성하였으며, 구성한 회로는 핀 당 22.5 Mbps로 데이터를 전송함을 실험적으로 검증하였다.

• 한국전자통신학회논문지
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• 제10권1호
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• pp.27-32
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• 2015

본 논문에서는 GNSS(Global-Navigation Satellite Service)에서 사용되는 단말기의 PCB(Printed Circuit Board) 전원안정화를 위해서 PCB 내층에 삽입될 EBG(Electromagnetic Band Gap) 구조체를 제안한다. 버섯모양의 제안된 EBG 구조체를 통한 PCB에서의 관심 금지대역폭/저지대역폭 주파수는 GNSS와 이동통신 관련 주파수를 포함하는 1.55GHz에서 1.81GHz이었으며, 시뮬레이션 결과, 이 구간에서 삽입손실(S21)이 약 -40dB 이하로 형성됨을 볼 수 있었다. 본 연구결과는 향후, PCB 회로 설계의 PDN(Power Delivery Network)구조의 안정화 향상 및 EMI(Electro Magnetic Interference) 대책에 효과적 대응이 유용할 것으로 기대된다.