• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2004년도 하계학술대회 논문집 Vol.5 No.2
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• pp.1222-1225
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• 2004

This paper presents multibit Sigma-Delta ADC using noise-shaped dynamic element matching(DEM). 5-bit flash ADC for multibit quantization in Sigma Delta modulator offers the following advantages such as lower quantization noise, more accurate white-noise level and more stability over single quantization. For the feedback paths consisting of DAC, the DAC element should have a high matching requirement in order to maintain the linearity performance which can be obtained by the modulator with a multibit quantizer. The DEM algorithm is implemented in such a way as to minimize additional delay within the feedback loop of the modulator Using this algorithm, distortion spectra from DAC linearity errors are shaped. Sigma Delta ADC achieves 82dB signal to noise ratio over 615H7z bandwidth, and 62mW power dissipation at a sampling frequency of 19.6MHz. This Sigma Delta ADC is designed to use 0.25um CMOS technology with 2.5V supply voltage and verified by HSPICE simulation.

• 대한전자공학회논문지SD
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• 제46권3호
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• pp.51-59
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• 2009

본 논문에서는 어쿠스틱 센서 IC 용 연속 시간 시그마-델타 모듈레이터를 구현하였다. 모듈레이터의 전력 소모를 최소화하기 위해 summing 단의 필요성을 제거한 피드-포워드 (feed-forward) 구조로 설계 하였으며, 해상도를 높이기 위해 선형성이 우수한 active-RC 필터를 사용하여 설계 하였다. 또한 초과 루프 지연 시간 (excess loop delay)에 의한 성능 저하를 방지하기 위한 회로 기법을 제안 하였다. 저 전압, 고 해상도의 4차 단일 비트 연속 시간 시그마-델타 모듈레이터는 $0.13{\mu}m$ 1 poly 8 metal CMOS 표준 공정으로 제작하였으며 코어 크기는 $0.58\;mm^2$ 이다 시뮬레이션 결과 25 kHz 의 신호 대역 내에서 91.3 dB의 SNR(signal to noise ratio)을 얻었고 전체 전력 소모는 $290{\mu}W$ 임을 확인하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 하계종합학술대회 논문집(5)
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• pp.81-84
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• 2000

This paper proposes a new sigma delta modulator structure based on a LMS(Least Mean Square) algorithm that minimizes the quantization noise. The proposed architecture provides 40dB SNR improvement and 35dB wider dynamic range over conventional sigma delta modulation. The proposed architecture provides superior performance especially when the input signal is small.

• 대한전자공학회논문지TC
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• 제46권9호
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• pp.31-38
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• 2009

이 논문에서는 Sigma-Delta A/D 변환기의 새로운 이득 최적화 방식을 제안한다. 제안된 방식은 변조기의 SNR을 최대화하는 상위 10개의 이득 값 후보군을 선정한 후에 데시메이션 필터를 통과시켜 가장 작은 MSE를 보이는 이득 값을 최적의 이득으로 결정하는 방식이다. 1차의 단일 비트 변조기의 실험 모델을 통하여 변조기의 후보군 중 6위를 보인 이득 값이 가장 작은 MSE를 보였다. 제안된 방식은 변조기의 SNR을 최대화하는 기존의 아이디어와 데시메이션 필터로 사용되는 CIC 필터의 샘플합 특성을 이용하여 최적의 이득 값을 결정하는 장점을 갖는다. 이 논문에서 제안한 이득 최적화 방식은 변조기의 실험을 통하여 더 많은 후보군을 선정하여 CIC 필터를 시뮬레이션하면 더 좋은 결과를 얻을 수 있을 것이다.

• 전자공학회논문지SC
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• 제46권3호
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• pp.31-35
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• 2009

본 논문에서는 무선통신에서 데이터 변환을 위하여 2개의 계수 값에 의하여 중간 주파수를 조절할 수 있는 개선된 구조를 가지는 4차 SC Bandpass ${\sigma}-{\Delta}$ 모듈레이터 구조를 제안한다. 제안한 구조는 4차 형태의 잡음 전달함수를 원하는 형태로 변경할 수 있고, 또한 기존구조는 중간주파수 조절을 위한 다른 8개의 클록과 가변이 가능한 4개의 계수 값이 필요하지만 제안한 구조는 가변이 가능한 2개의 계수 값과 기본 클록만으로 중간주파수를 조절할 수 있다.

• 대한전자공학회논문지SD
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• 제45권2호
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• pp.135-139
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• 2008

본 논문에서는 선별된 IF 대역의 데이터 변환을 위하여 모듈레이터의 하나의 계수값에 의하여 IF 대역 중심주파수을 조절할 수 있는 새로운 2차 SC Bandpass $\Sigma-\Delta$ 모듈레이터 구조를 제안한다. 제안한 구조는 기존구조에 비하여 2차 형태의 잡음 전달함수를 임의로 변경할 수 있고, 중심주파수 조절를 위하여 기존구조는 가변이 가능한 2개의 계수값, 기본클럭외 다른 8개의 클럭이 필요한 반면 제안한 구조는 가변이 가능한 하나의 계수값과 기본 클럭만으로 주파수를 조절할 수 있다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2006년도 하계종합학술대회
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• pp.627-628
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• 2006

A low-voltage switched-capacitor $2^{nd}$-order $\Sigma\Delta$ modulator using full feed-forward is introduced. It has two advantages: the unity signal transfer function and reduced signal swings inside the $\Sigma\Delta$ loop. These features greatly relax the DC gain and output swing requirements for Op-Amp in the low-voltage $\Sigma\Delta$ modulator. Implemented by a 0.18-${\mu}m$ CMOS technology, the $\Sigma\Delta$ modulator satisfies performance requirements for WCDMA and CDMA2000 standards.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2012년도 추계학술대회
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• pp.221-224
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• 2012

본 논문에서는 MEMS 가속도센서를 위한 CMOS 인터페이스 회로를 설계하였다. 설계된 CMOS 인터페이스 회로는 CVC(Capacitance to Voltage Converter), 그리고 SC-Integrator와 Comparator를 포함하는 ${\Sigma}{\Delta}$ Modulator로 구성되어 있다. 회로에 일정한 Bias를 공급할 수 있도록 Bandgap Reference를 이용하였으며, 저주파 잡음과 offset을 감소시키기 위하여 ${\Sigma}{\Delta}$ Modulator에 CHS(Chopper-Stabilization) 기법을 사용하였다. 그 결과 설계된 ${\Sigma}{\Delta}$ Modulator의 출력은 입력 전압 진폭이 100mV가 증가할 때 duty cycle은 10%의 비율로 증가하고, 전체 회로의 Sensitivity는 x, y축은 0.45V/g, z축은 0.28V/g의 결과를 얻을 수 있었다. 제안된 CMOS 인터페이스 회로는 CMOS 0.35um공정을 이용하여 설계되었다. 입력 전압은 3.3V이며, 샘플링 주파수는 2MHz이다. 설계된 칩의 크기는 PAD를 포함하여 $0.96mm{\times}0.85mm$이다.

• ETRI Journal
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• 제33권6호
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• pp.897-903
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• 2011

A hybrid ${\Delta}{\Sigma}$ modulator for audio applications is presented in this paper. The pulse generator for digital-to-analog converter alleviates the requirement of the external clock jitter and calibrates the coefficient variation due to a process shift and temperature changes. The input resistor network in the first integrator offers a gain control function in a dB-linear fashion. Also, careful chopper stabilization implementation using return-to-zero scheme in the first continuous-time integrator minimizes both the influence of flicker noise and inflow noise due to chopping. The chip is implemented in a 0.13 ${\mu}m$ CMOS technology (I/O devices) and occupies an active area of 0.37 $mm^2$. The ${\Delta}{\Sigma}$ modulator achieves a dynamic range (A-weighted) of 97.8 dB and a peak signal-to-noise-plus-distortion ratio of 90.0 dB over an audio bandwidth of 20 kHz with a 4.4 mW power consumption from 3.3 V. Also, the gain of the modulator is controlled from -9.5 dB to 8.5 dB, and the performance of the modulator is maintained up to 5 nsRMS external clock jitter.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2004년도 추계학술대회 논문집 Vol.17
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• pp.57-60
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• 2004

This paper presents multibit Sigma-Delta ADC using Leslie-Singh Structure to Improve nonlinearity of feedback loop. 4-bit flash ADC for multibit Quantization in Sigma Delta modulator offers the following advantages such as lower quantization noise, more accurate white-noise level and more stability over single quantization. For the feedback paths consisting of DAC, the DAC element should have a high matching requirement in order to maintain the linearity performance which can be obtained by the modulator with a multibit quantizer. Thus a Sigma-Delta ADC usually adds the dynamic element matching digital circuit within feedback loop. It occurs complexity of Sigma-Delta Circuit and increase of power dissipation. In this paper using the Leslie-Singh Structure for improving nonliearity of ADC. This structure operate at low oversampling ratio but is difficult to achieve high resolution. So in this paper propose improving loop filter for single-bit feedback multi-bit quantization Sigma-Delta ADC. It obtained 94.3dB signal to noise ratio over 615kHz bandwidth, and 62mW power dissipation at a sampling frequency of 19.6MHz. This Sigma Delta ADC is fabricated in 0.25um CMOS technology with 2.5V supply voltage.