• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2005년도 추계학술대회 논문집 Vol.18
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• pp.9-10
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• 2005

We report on the fabrication and characterization of self- and artificially-controlled ZnO nanostructures have been investigated to establish nanostructure blocks for ZnO-based nanoscale device application. Systematic realization of self- and artificially-controlled ZnO nanostructures on $SiO_2/Si$ substrates was proposed and successfully demonstrated utilizing metalorganic chemical vapor deposition (MOCVD) in addition with a focused ion beam (FIB) technique. Widely well-aligned two-dimensional ZnO nanodot arrays ($4{\sim}10^4$ nanodots of 130-nm diameter and 9-nm height over $150{\sim}150{\mu}m^2$ with a period of 750 nm) have been realized by MOCVD on $SiO_2/Si$ substrates patterned by FIB. A low-magnification FIB nanopatterning mode allowed the periodical nanopatterning of the substrates over a large area in a short processing time. Ga atoms incorporated into the surface areas of FIB-patterned nanoholes during FIB engraving were found to play an important role in the artificial control of ZnO, resulting in the production of ZnO nanodot arrays on the FIB-nanopatterned areas. The nanodots evolved into dot clusters and rods with increasing MOCVD growth time.

• 대한전자공학회논문지SD
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• 제41권6호
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• pp.1-7
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• 2004

본 논문에서는 2차원 양자 역학적 모델링 및 시뮬레이션(quantum mechanical modeling and simulation)으로써, 자기정렬 이중게이츠 구조(self-aligned double-gate structure)인 FinFET에 관하여 결합된 푸아송-슈뢰딩거 방정식(coupled Poisson and Schrodinger equations)를 셀프-컨시스턴트(self-consistent)한 방법으로 해석하는 수치적 모델을 제안한다. 시뮬레이션은 게이트 길이(Lg)를 10에서 80nm까지, 실리콘 핀 두께($T_{fin}$)를 10에서 40nm까지 변화시켜가며 시행되었다. 시뮬레이션의 검증을 위한 전류-전압 특성을 실험 결과값과 비교하였으며, 문턱 전압 이하 기울기(subthreshold swing), 문턱 전압 롤-오프(thresholdvoltage roll-off), 그리고 드레인 유기 장벽 감소(drain induced barrier lowering, DIBL)과 같은 파라미터를 추출함으로써 단채널 효과를 줄이기 위한 소자 최적화를 시행하였다. 또한, 고전적 방법과 양자 역학적 방법의 시뮬레이션 결과를 비교함으로써,양자 역학적 해석의 필요성을 확인하였다. 본 연구를 통해서, FinFET과 같은 구조가 단채널 효과를 줄이는데 이상적이며, 나노-스케일 소자 구조를 해석함에 있어 양자 역학적 시뮬레이션이 필수적임을 알 수 있었다.

• 마이크로전자및패키징학회지
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• 제7권1호
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• pp.25-28
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• 2000

분자선에피택시법에 의하여 GaAs(100)기판 위에 InAs 자발형성양자점을 성장하였다. InAs 양자점은 1, 3, 6, 10, 15 및 20층 등으로 다양하게 적층되어졌고, GaAs 층과 InAs 양자점 층은 각각 20 MLs와 2 MLs의 두께를 갖도록 하였다. 이 양자점의 나노구조적 특성은 PL과 STEM을 사용하여 분석하였다. 가장 높은 PL 강도는 6층의 적층구조를 갖는 시편에서 나타났고 PL 피크의 에너지가 적층회수가 증가함에 따라 분리됨을 알 수 있었다. STEM분석결과, 6충의 적층구조에서는 결함이 거의 없이 수직으로 형성된 구조를 보여준 반면에 10층 이상의 적층구조를 가질 때 그 성장 방향에 따라 volcano형상을 갖는 결함이 수직하게 성장되어졌다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2009년도 제38회 동계학술대회 초록집
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• pp.248-248
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• 2010

CMOS 축소화가 32nm node를 넘어서 지속적으로 진행되기 위하여 FinFET, Surround Gate and Tri-Gate와 같은 Fully Depleted 3-Dimensional 소자들이 SCE를 다루기 위해서 많이 제안되어 왔다. 하지만 소자의 축소화를 진행함에 있어서 좁고 균일한 patterning을 형성하는 것과 동시에 낮은 Extension Region과 Contact Region에서의 Series Resistance을 제공하여야 하고 Source/Drain Contact Formation을 확보하여야 한다. 그리고 소자의 축소화가 진행됨으로써 Silicide의 응집현상과 Source/Drain Junction의 누설전류에 대한 허용범위가 점점 엄격해지고 있다. ITRS 2005에 따르면 32nm CMOS에서는 Contact Resistivity가 대략 $2{\times}10-8{\Omega}cm2$이 요구되고 있다. 또한 Three Dimensional 소자에서는 Fin Corner Effect가 Channel Region뿐만 아니라 S/D Region에서도 중대한 영향을 미치게 된다. 따라서 본 논문에서 제시하는 Novel S/D Contact Formation 기술을 이용하여 Self-Aligned Dual/Single Metal Contact을 이루어Patterning에 대한 문제점 해결과 축소화에 따라 증가하는 Contact Resistivity 문제점을 해결책을 제시하고자 한다. 이를 검증하기3D MOSFET제작하고 본 기술을 적용하고 검증한다. 또한 Normal Doping 구조를 가진3D MOSFET뿐만 아니라 SCE를 해결하기 위해서 대안으로 제시되고 있는 SB-MOSFET을 3D 구조로 제작하고, 이 기술을 적용하여 검증한다. 그리고 Silvaco simulation tool을 이용하여 S/D에 Metal이 Contact을 이루는 구조가 Double type과 Triple type에 따라 Contact Resistivity에 미치는 영향을 미리 확인하였고 이를 실험으로 검증하여 소자의 축소화에 따라 대두되는 문제점들의 해결책을 제시하고자 한다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2009년도 추계학술대회 논문집
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• pp.40-40
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• 2009

The electrical characteristic of the conventional self-aligned polycrystalline silicon (poly-Si) TFTs are known to present several undesired effects such as large leakage current, kink effect and hot-carrier effects. In this paper, LTPS TFTs with different GOLDD length were fabricated and investigated the effect of the GOLDD. GOLDD length of 1, 1.5 and $2{\mu}m$ were used, while the thickness of the gate dielectrics($SiN_x/SiO_2$) was fixed at 65nm(40nm/25nm). The electrical characteristics show that the kink effect is reduced at the LTPS TFTs, and degradation from the hot-carrier effect was also decreased by increasing GOLDD length.

• 전자공학회논문지A
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• 제33A권7호
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• pp.127-133
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• 1996

In this paper, we propose a new fabrication method for poly-Si TFTs with a self-aligned offset gated structure by employing a photoresist reflow process. Compared with the conventional poly-Si TFTs, the device is consist of two gate electrodes, of which one is the entitled main gate where the gate bias is employed and the other is the entitled subgate which is separate form both sides of the main gate. The poly-Si channel layer below the offset oxide is protected form the injected ion impurities for the source/drain implantation and acts as an offset region of the proposed device. The key feature of oru new device is the offset region due to the offset oxide. our experimental reuslts show that the offset region, due to the photoresist reflow process, has been sucessfully obtained in order to fabricate the offset gated poly-Si TFTs. The maximum ON/OFF ratio occurs at the L$_{off}$ of 1.1${\mu}$m and exceeds 1X10$^{6}$.

• 대한전자공학회논문지
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• 제27권1호
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• pp.81-90
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• 1990

In this study, ion beam deposited tungsten thin film for gate material of GaAs SAGFET(Self Aligned Gate FET) was annealed from 800\ulcorner to 900\ulcorner using RTA and detailed investigations of structural and electrical characteristics of this film were carried out using four-point probe, XRD, SEM, AES and current-voltage measurement. Investigated results showed phase of as deposited tungsten film was fine grain \ulcornerphase and phase tdransformation of this film into \ulcornerphase occured at annealing condition of 900\ulcorner, 6sec. But regardless of phase transformation, electrical characteristics of tungsten film were very stable to 900\ulcorner and in case of 900\ulcorner, 4sec annealing condition Schottky barrier height obtained from 10 diodes measurements was 0.66 + 0.003 eV.

• 한국컴퓨터정보학회논문지
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• 제5권4호
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• pp.102-105
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• 2000

외부 베이스 표면에 형성되는 표면 재결합 상태의 불안정성을 개선하기 위해 에미터 ledge 구조로 제작된 InGaP/GaAs HBT의 신뢰도 측정을 위해 고온에서 오랜 시간동안 정전류 스트레스를 인가하였다. 553K, 533K, 513K에서 콜렉터 전류 24㎃로 스트레스를 인가해 전류이득의 열화를 관찰하였다. 그 결과 EA＝1.97eV, WTTF＝4.8$\times$108시간(14$0^{\circ}C$)을 구하였다. InGaP/GaAs HBT의 열화 원인은 베이스 도펀트인 C의 확산으로 추정된다.

• 한국진공학회지
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• 제20권5호
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• pp.381-386
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• 2011

실리콘(silicon) 기판위에 전기화학증착법(electrochemical deposition)을 이용하여 성장된 ZnO (zinc oxide) 나노로드 표면에 $SiO_2$ (silicon dioxide)를 전자빔증발법(e-beam evaporation)을 이용하여 증착하였으며, 이는 자연적으로 경사입사(oblique angle) 증착이 이루어져 $SiO_2$ 나노로드가 자발 형성되어, ZnO/$SiO_2$ 가지형 나노계층구조형태가 제작될 수 있음을 확인하였다. 실험을 위해서 $SiO_2$ 증착률을 0.5 nm/s로 고정하고 $SiO_2$ 증착시간을 변화시켰으며, 각각 나노구조의 형태와 광학적 특성을 분석하였다. 실리콘 기판위에 전기화학증착법으로 성장된 ZnO 나노로드는 수직으로 정렬된 1차원의 나노구조의 기하학적 형태를 갖고 있어, 입사되는 빛의 파장이 300 nm에서 535 nm인 영역에서 10% 미만의 반사방지(antireflection) 특성을 보였으며, $SiO_2$ 증착시간이 100 s일 때의 ZnO/$SiO_2$ 가지형 나노계층구조에서는 점차적 변화를 갖는 유효 굴절률 분포로 인해 개선된 반사 방지 특성을 확인하였다. 이러한 반사방지 특성과 branch 계층형태의 나노구조형태는 광전소자 및 태양광 소자 응용에 있어서 유용한 소재로 사용될 수 있다.

• 대한전자공학회논문지SD
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• 제38권6호
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• pp.390-397
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• 2001

GIDL(Gate-Induced Drain-Leakage)을 줄일 수 있는 새로운 구조의 ESD(Elevated Source Drain) MOSFET을 제안하고 분석하였다. 제안된 구조는 SDE(Source Drain Extension) 영역이 들려진 형태를 갖고 있어서 SDE 임플란트시 매우 낮은 에너지 이온주입으로 인한 저활성화(low-activation) 효과를 방지 할 수 있다. 제안된 구조는 건식 식각 및 LAT(Large-Angle-Tilted) 이온주입 방법을 사용하여 소오스/드레인 구조를 결정한다. 기존의 LDD MOSFET과의 비교 시뮬레이션 결과, 제안된 ESD MOSFET은 전류 구동능력은 가장 크면서 GIDL 및 DIBL(Drain Induced Barrier Lowering) 값은 효과적으로 감소시킬 수 있음을 확인하였다. GIDL 전류가 감소되는 원인으로는 최대 전계의 위치가 드레인 쪽으로 이동함에 따라 최대 밴드간 터널링이 일어나는 곳에서의 최대 전계값이 감소되기 때문이다.