• 대한전기학회:학술대회논문집
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• 대한전기학회 1996년도 하계학술대회 논문집 C
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• pp.1895-1897
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• 1996

Lightning impulse voltage is essential to evaluate the insulation performance of electric power apparatus. Recently international standard (IEC-60) on high voltage measurement techniques are being revised. In the draft of this standard, a new calibration method is introduced and the accuracy of most industrial measuring systems is maintained by means of comparison test against the reference measuring systems. Comparison tests of dividers for chopped lightning impulse measurement were rallied out by KERI. The 700kV shielded resisitive divider with and without compensation element were done comparison test with 300kV PTB divider which have the similar charateristics as that were circulated among the laboratories. This paper reports on the calculation results of response charateristics obtained by EMTP and the comparison test results with chopped lightning impulse voltages from 150kV to 250kV. It is demonstrated that KERI are capable of realizing the idea in the revision of the IEC standand, that is, to establish traceability.

• JSTS:Journal of Semiconductor Technology and Science
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• 제9권3호
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• pp.153-159
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• 2009

A CMOS frequency synthesizer for $5{\sim}6$ GHz UNII-band sub-harmonic direct-conversion receiver has been developed. For quadrature down-conversion with sub-harmonic mixing, octa-phase local oscillator (LO) signals are generated by an integer-N type phase-locked loop (PLL) frequency synthesizer. The complex timing issue of feedback divider of the PLL with large division ratio is solved by using multimodulus prescaler. Phase noise of the local oscillator signal is improved by employing the ring-type LC-tank oscillator and switching its tail current source. Implemented in a $0.18{\mu}m$ CMOS technology, the phase noise of the LO signal is lower than -80 dBc/Hz and -113 dBc/Hz at 100 kHz and 1MHz offset, respect-tively. The measured reference spur is lower than -70 dBc and the power consumption is 40 m W from a 1.8 V supply voltage.

• 전자공학회논문지
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• 제51권5호
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• pp.99-105
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• 2014

위상 잡음과 위상고정 시간을 최소화하기 위해 최적화 된 대역폭을 변화 시키지 않고 기준 주파수 신호 스퍼를 줄일 수 있는 두 개의 대칭 루프를 가진 위상고정루프(PLL)를 설계 하였다. 기준 주파수 신호 스퍼를 감쇄시키는 원리는 PLL에 사용되는 전압제어발진기(VCO)의 입력전압을 안정화시키는 것이다. 이것을 위해 설계된 PLL은 종래 PLL과 다르게 2개의 출력을 갖는 위상주파수검출기(PFD), 2개의 루프필터, 2개의 입력전압을 갖는 VCO, 그리고 분주기로 구성되었다. $0.18{\mu}m$ CMOS 공정파라미터를 사용하여 동작원리를 시뮬레이션 한 결과 종래의 단일 루프 PLL과 비교할 때 스퍼 크기가 약 1/2로 감소된 것을 확인하였다. 또한 루프필터에 사용된 R과 C가 5% 오차를 갖고 있을 경우에도 스퍼 크기가 약 1/2로 감소된 것을 확인하였다. 사용된 공급전압은 1.8V이고 소비전력은 6.3mW이였다.

• 대한전자공학회논문지SD
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• 제46권5호
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• pp.49-54
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• 2009

USN 센서노드 무선통신부에 내장하기 위한 1.9GHz RF 주파수 합성기를 $0.18{\mu}m$ 실리콘 CMOS 기술을 이용하여 구현하였다. 고속 저잡음 특성을 얻기 위하여 VCO, 프리스케일러, 1/N 분주기, ${\Sigma }-{\Delta}$ 모듈레이터 분수형 분주기, PLL 공통 회로 등의 설계 최적화에 중점을 두고 설계하였으며, 특히 VCO는 N-P MOS 코어 구조 및 캡 뱅크를 적용하여 고속 저전력 및 넓은 튜닝 범위를 확보하였다. 설계된 칩의 크기는 $1.2{\times}0.7mm^2$이며, IP로 활용하기 위한 코어 부분의 크기는 $1.1{\times}0.4mm^2$이다. 측정 결과 PLL 회로의 잡음 면에서도 문제가 될 만한 특정 스퍼는 발생하지 않았으며, 6MHz 기본 스퍼에 해당하는 잡음은 -63.06dB로 나타났다. 위상잡음 특성은 1MHz 오프셋에서 -116.17dBc/Hz로서 양호한 특성을 보였다.

• 전기전자학회논문지
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• 제23권3호
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• pp.858-864
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• 2019

본 논문에서는 센서 유틸리티 네트워크에서 센서 노드들 사이의 주파수 차이로 인한 데이터 손실을 제거하기 위한 클록 시스템이 제안된다. 각 센서 노드를 위한 제안된 클록 시스템은 버스트 클록-데이터 복원 회로, 32-위상 클록을 출력하는 디지털 위상 고정 루프, 그리고 프로그래밍 가능한 개방형 루프 분수 분할기를 사용하는 디지털 주파수 합성기로 구성된다. 첫번째 센서 노드에는 버스트 클록-데이터 복원 회로 대신 능동 인덕터를 사용하는 CMOS 발진기가 사용된다. 제안된 클록 시스템은 1.2 V 공급 전압을 이용하는 65nm CMOS 공정에서 설계된다. 센서 노드들 사이의 주파수 오류가 1%일 때, 제안하는 버스트 클록-데이터 복원 회로는 기준 클록으로 5Mbps 데이터 속도에 대해 64배 체배된 주파수를 가짐으로 4.95 ns의 시간지터를 가진다. 설계된 디지털 주파수 합성기의 주파수 변경은 100 kHz에서 320 MHz의 주파수 범위에서 출력 클록의 한 주기 내에 수행된다.

• 전기전자학회논문지
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• 제26권4호
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• pp.714-721
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• 2022

다중 주파수 클럭 신호를 사용하는 시스템 온 칩(SoC: system on a chip)를 위해 위상 고정 루프(PLL: phase-locked loop) 기반 주파수 합성기가 제안된다. 제안하는 PLL 기반 주파수 합성기는 위상 주파수 검출기(PFD: phase frequency detector), 전하 펌프(CP: charge pump), 루프 필터, 전압 제어 발진기(VCO: voltage-controlled oscillator), 그리고 주파수 분주기로 구현되는 전하 펌프 위상 고정 루프와 에지 컴바이너로 구성된다. PLL은 6개의 차동 지연 셀을 사용하여 VCO에 의해 12 위상 클록을 출력하며, 에지 컴바이너는 PLL의 12상 출력 클럭의 에지 컴바이닝과 주파수 분주를 통해 출력 클럭의 주파수를 합성한다. 제안된 PLL 기반 주파수 합성기는 1.2V 공급전압을 사용하는 55nm CMOS 공정에서 설계된다. 설계된 PLL 기반 주파수 합성기는 주파수가 20.75MHz인 기준 클록에 대해 166MHz, 83MHz 및 124.5MHz의 세 클록 신호를 출력한다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 II
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• pp.1189-1192
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• 2003

본 논문에서는 노이즈를 고려한 PLL를 설계하였다. 30Mhz∼300Mhz으로 동작하는 VCO를 설계하였다. VCO를 평균 250Mhz으로 동작하도록 하고 reference 주파수, 62.5Mhz로 locking하는 PLL를 설계를 하였다. 300Mhz PLL의 기본적인 구조로 PLL은 PFD(Phase frequency detector), CP(Charge Pump), LF(Loop filter), VCO(Voltage controlled Oscillator)와 Divider로 구성되었다. PFD과 CP는 Dead Zone를 줄이고, 큰 gm를 가지도록 설계를 하였다. PLL에서 가장 중요한 블락인, VCO는 One Chip으로 설계하기 위해 Ring Oscillator로 설계를 하였다. 2.5V 62.5MHZ의 외부 신호를 300MHZ을 발진하는 VCO에서 분주하여 clock synthesizer를 설계하였다. 본 논문은 Hynix0.25공정을 사용하여 설계를 하였으며, 2.5V의 공급 전원을 사용하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1997년도 하계학술대회 논문집 E
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• pp.1773-1775
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• 1997

The accuracy of impulse voltage measurement has been discussed and revised the IEC Publication 60-2 "High-voltage test techniques Part 2: Measuring Systems". Along with those activity, reference measuring systems have been experimentally investigated on their characteristics by step response method for lightning impulse voltage in our country. In this paper, using EMTP, we enable to clarify dominant factors affecting the unit step response, and to evaluate the construction of measuring system.

• 대한전자공학회논문지TC
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• 제40권7호
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• pp.273-281
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• 2003

본 논문에서는 AIS(Automatic Identification System)를 위한 새로운 시각 동기 방안을 제안한다. 제안방안은 TCXO(Temperature Compensated Crystal Oscillator)를 기준 클록으로 사용하고, 디지털 제어 발진기(DCO : Digitally Controlled Oscillator), 분주기, 위상 비교기, 그리고 레지스터블록으로 시각 동기를 유지하도록 구성되어 있다. 주 시각 동기원으로는 UTC(Universal Time Coordinated)와 동기된 GPS(Global Positioning System) 수신기의 IPPS(1 Pulse Per Second)를 사용하며 GPS 신호 수신이 불가능할 경우에는 수신 AIS 신호를 사용한다. 전송 클록과 GPS 수신기 IPPS 사이의 시각 오차를 측정하고, DCO를 조정해 측정한 시각 오차를 보상함으로써 전송 클록을 UTC(Universal Time Coordinated)에 동기시킨다. 동기된 전송 클록(960㎐)은 전송 슬롯 발생을 위해서 분주된다. 본 논문에서는 제안한 시각 동기 방안을 시험 제작한 자동 식별 장치와 상용 자동 식별 장치의 연동을 통하여 검증하였고, 실험 결과는 AIS 기술 표준(ITU-R M.1371-1)에서 제시한 시작 동기 사양을 만족함을 확인하였다.

• 반도체공학회 논문지
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• 제2권3호
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• pp.1-5
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• 2024

본 논문은 32, 72, 80MHz 의 주파수에서 작동하는 블루투스 저에너지(BLE) 스마트 태그 애플리케이션용으로 설계된 보정 기능이 있는 레퍼런스 클럭 합성기(CR)에 대해 설명합니다. 기존 주파수 합성기와 달리 제안된 설계는 외부 소자가 필요하지 않습니다. 단일 종단 안테나를 사용하여 2.4GHz 신호에서 - 36dBm 의 최소 입력 전력을 수신하는 클럭 합성기(CR)는 저잡음 증폭기(LNA)를 통해 수신된 RF 신호를 처리하여 클럭을 합성합니다. 이 방식을 통해 시스템은 크리스털에 의존하지 않고 레퍼런스 클럭을 생성할 수 있습니다. 수신된 신호는 LNA 에 의해 증폭된 이후 16 비트 ACC(자동 클럭 보정) 회로에 입력됩니다. ACC는 수신된 신호의 주파수를 발진기 출력 주파수와 비교하여 주파수 계산 방법을 통해 32MHz 레퍼런스 클럭 합성을 용이하게 합니다. 발진기는 주파수 분배기가 있는 링 발진기(RO)를 사용하여 구성되며, 다양한 시스템 구성 요소에 대해 세 가지 주파수(32/72/80MHz)를 제공합니다. 제안된 주파수 합성기는 55nm CMOS 공정을 사용하여 구현되었습니다.