• 전자공학회논문지C
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• 제36C권10호
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• pp.29-38
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• 1999

본 논문은 조합 논리회로에서의 시험 불가능한 결함(untestable faults)을 확인하는 새로운 알고리즘 RICP(Redundancy Identification using Critical-pair Paths)를 제시한다. 조합 논리회로에서의 시험 불가능 결합은 회로의 과잉(redundancy)에 의해서 발생한다. 회로의 과잉은 팬 아웃 스템(fanout stem)과 재결집 게이트(reconvergent gate)의 영역을 분석함으로서 찾을 수 있다. 시험 불가능한 결함들은 임계 경로의 확장된 개념인 임계-쌍 경로를 이용하여 스템 영역을 분석함으로써 확인되어진다. RICP 알고리즘이 FIRE(Fault Independent REdundancy identification) 알고리즘보다 효율적이라는 것을 보여준다. ISCAS85 벤치마크 테스트 회로에 대한 두 알고리즘의 실험 결과를 비교하였다

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2004년도 하계종합학술대회 논문집(2)
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• pp.541-544
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• 2004

This paper presents a new circuit panitioning algorithm using wire redundancy removal. This algorithm consist of the two steps. In the first step. We propose a new IIP(Iterative Improvement Partitioning) technique that selects the method to choice cells according to improvement status using two kinds of bucket structures, the one kept by total gain, and the other by updated gain. In the second step, we select the target wire in the cut-set. We add a alternative wire in the circuit to remove the target wire. For this we use wire redundancy removal and addition method The experimental results on MCNC benchmark circuits show improvement up to $41-50\%$ in cut-size over previous algorithms

• 한국통신학회논문지
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• 제22권1호
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• pp.21-29
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• 1997

This paper describes implementation contents contents of manual/automatic complex redundancy control mothod for control of a modulation system of a Paging earth station in redundancy stracture. The existed redundancy control method usually is a automatic local control method in which the redundancy switching, including display or alarm beeping through operation of display devices or audio devices, is performed by the co-action of components or modules when the abnormal status is occurred in a modulation system. However, this method introduced in here is designed to enable use of three control modes;1) Manual mode by an operator, 2) Auto-remote mode by the Network Maagement System, through implementation of the redundancy control system composed of the redundancy control board and the redundancy switching circuit.

• 한국정보통신학회논문지
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• 제14권8호
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• pp.1877-1886
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• 2010

본 논문에서는 전기적인 퓨즈 프로그래밍을 이용한 1T-SRAM 리페어용 리던던시 제어 회로를 설계하였다. 공급전원이 낮아지더라도 외부 프로그램 전원을 사용하여 높은 프로그램 파워를 eFuse (electrical fuse)에 공급하면서 셀의 읽기 전류를 줄일 수 있는 듀얼 포트 eFuse 셀을 제안하였다. 그리고 제안된 듀얼 포트 eFuse 셀은 파워-온 읽기 기능으로 eFuse의 프로그램 정보가 D-래치에 자동적으로 저장되도록 설계하였다. 또한 메모리 리페어 주소와 메모리 액세스 주소를 비교하는 주소 비교 회로는 dynamic pseudo NMOS 로직으로 구현하여 기존의 CMOS 로직을 이용한 경우 보다 레이아웃 면적을 19% 정도 줄였다. 전기적인 퓨즈 프로그래밍을 이용한 1T-SRAM 리페어용 리던던시 제어 회로는 동부하이텍 $0.11{\mu}m$ Mixed Signal 공정을 이용하여 설계되었으며, 레이아웃 면적은 $249.02{\times}225.04{\mu}m^{2}$이다.

• 대한전자공학회논문지
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• 제26권4호
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• pp.138-144
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• 1989

본 논문에서는 게이트레벨회로 최적화를 위한, 논리적 redundancy를 제거하는 새로운 방법을 제안한다. 본 방법은 회로내의 모든 신호선에 대한 redundancy 조사를 피하여 일부의 신호선-fanout branch 신호선에 한정하여 조사를 행한다. 또 조사한 신호선이 nonredundant 할 경우에는, 그 신호선에 대한 조사 과정에 생성된 정보만을 이용하여, 다른 nonrodundant한 신호선을 유효하는 효율적인 procedure을 사용한다. 그리고, 한 신호선에 대한 redundancy 재조사를 피하기 위해, 신호선의 조사순서를 결정하는 휴리스틱한 방법을 제안한다. 본 방법은 기존의 테스팅이론을 응용한 휴리스틱한 방법으로, 각 신호선에 대한 redundancy 재조사를 행하지 않기 때문에 기존의 방법에 비해 실행시간이 매우 빠르다.

• 한국전기전자재료학회논문지
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• 제13권4호
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• pp.273-279
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• 2000

Electrical repair method which has replaced laser repair method can replace defective cell by redundancy’s in the redundancy scheme of conventional high density memory. This electrical repair circuit consists of the antifuse program/read/latch circuits, a clock generator a negative voltage generator a power-up pulse circuit a special address mux and etc. The measured program voltage of made antifuses was 7.2~7.5V and the resistance of programmed antifuses was below 500 Ω. The period of clock generator was about 30 ns. The output voltage of a negative voltage generator was about 4.3 V and the current capacity was maximum 825 $mutextrm{A}$. An antifuse was programmed using by the electric potential difference between supply-voltage (3.3 V) and output voltage generator. The output pulse width of a power-up pulse circuit was 30 ns ~ 1$mutextrm{s}$ with the variation of power-up time. The programmed antifuse resistance required below 44 ㏀ from the simulation of antifuse program/read/latch circuit. Therefore the electrical repair circuit behaved safely and the yield of high densitymemory will be increased by using the circuit.

• 대한전자공학회논문지
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• 제27권3호
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• pp.131-136
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• 1990

본 논문에서 게이트레벨 회로의 논리 최적화를 위한 논리적 redundancy조사를 가속화하는 새로운 방법을 제안한다. 게이트레벨 회로의 redundancy 조사문제는 테스트패턴 생성문제와 마찬가지로 유한상태 탐색문제로서, 그 실행시간이 탐색의 크기에 의존한다. 본 논문에서는 효율적인 탐색을 위해, '동적 head line'과 'mandatory 할당' 방법을 제안한다. 동적 head line은 redundancy조사과정에서 동적으로 변경되어, 탐색에서의 backtracking 수를 감소기키며, mandatory 할당은 불필요한 할당을 피할 수 있어 탐색의 크기를 줄인다. 특히 이들 방법은 기존의 테스트패턴 생성문제에서 사용한 방법과는 달리, 회로 최적화에 따른 회로의 변경에 영향을 받지 않고 사용된다. 또한, 이들 방법을 기존의 redundancy 조사시스템에 실현하여, 그 유효성을 보인다.

• 전기전자학회논문지
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• 제11권4호
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• pp.129-136
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• 2007

본 논문에서는 Dual-Port 구조를 사용하는 Display IC용 내장형 1T-SRAM에 적합한 간단하고 효과적인 새로운 데이터라인 리던던시 회로(dataline redundancy circuit)를 제안하고 이를 0.18-um CMOS 1T-SRAM 공정을 이용하여 $320{\times}120{\times}18$-Bit Dual-port 1T-SRAM로 구현하여 검증하였다. 한 개의 인버터와 한 개의 낸드 게이트로 이루어진 시프트 로직 회로(shift logic circuit)를 이용해서 기존의 데이터라인 리던던시 회로 보다는 훨씬 간단하게 컨트롤 로직을 구현함으로써 한 개의 비트라인 페어(bit line pair)의 피치(pitch) 내에서 필요한 컨트롤 로직을 모두 구현할 수 있었다. 또한 시프트 로직 회로를 개선해서 worst case에서의 delay를 12.3ns에서 5.9ns로 52% 감소시켜서 워드라인 셋업 후에서 센스앰프 셋업까지의 시간 동안에 데이터라인 스위칭 작업을 완료할 수 있게 하여서 데이터라인 리던던시 회로의 타이밍 오버헤드(timing overhead)를 row cycle 시간에 의해 감추어지게 할 수 있었다. 본 논문에서 제시된 데이터라인 리던던시 회로의 면적 오버헤드(area overhead)는 약 7.6%로 예측된다.

• 한국해양공학회지
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• 제29권5호
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• pp.380-385
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• 2015

In the development of an underwater construction robot, the reliability of the operating system is the most important issue because of its huge maintenance cost, especially in a deep sea application. In this paper, we propose a new redundant architectural design for the hydraulic control system of an underwater construction robot. The proposed architecture consists of dual independent modular redundancy management systems linked with a commercial profibus network. A cold standby redundancy management system consisting of a preprocessing switch circuit is applied to the signal network, and a hot standby redundancy management system is adapted to utilize two main controllers.

• 대한전자공학회논문지SD
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• 제39권12호
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• pp.1022-1032
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• 2002

테스트와 동시에 오류 비트의 수와 위치를 파악하도록 하여 redundancy 프로그래밍이 용이한 다수 비트 출력 DRAM을 위한 BIST 구조가 소개되었다. 일반적으로, DRAM 셀이 n개의 블록으로 구성된 경우에, 단지 n개의 비교기와 한 개의 3가지 상태 엔코더를 사용하여, 무오류 상태, 한 개의 오류가 있을 경우, 오류상태 및 오류비트가 존재하는 블록의 위치, 두개의 블록에 오류가 있을 경우 오류 상태 등 총 n ＋ 2개의 상태를 나타낼 수 있다. 제안된 방법을 통하여, 두개 이상의 블록에 오류가 있을 경우, 오류 비트의 위치와 수를 파악하는 방법으로 용이하게 확장 구현가능하다. 8블록으로 구성된 64MEG DRAM 경우의 성능 비교 결과 단지 0.115%의 칩 면적 증가로, 테스트 및 redundancy 프로그래밍 시간이 1/750로 감소하였다.