Journal of the Institute of Electronics Engineers of Korea SD (대한전자공학회논문지SD)

The Institute of Electronics and Information Engineers (대한전자공학회)
권호 표지

Parallel I/O DRAM BIST for Easy Redundancy Cell Programming

Redundancy Cell Programming이 용이한 병렬 I/O DRAM BIST

  • 유재희 (홍익대학교 전자전기공학부) ;
  • 하창우 (삼성전기 기술총괄연구소)
  • Published : 2002.12.01
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Abstract

A multibit DRAM BIST methodology reducing redundancy programming overhead has been proposed. It is capable of counting and locating faulty bits simultaneously with the test. If DRAM cells are composed of n blocks generally, the proposed BIST can detect the state of no error, the location of faulty bit block if there is one error and the existence of errors in more than two blocks, which are n + 2 states totally, with only n comparators and an 3 state encoder. Based on the proposed BIST methodology, the testing scheme which can detect the number and locations of faulty bits with the errors in two or more blocks, can be easily implemented. Based on performance evaluation, the test and redundancy programming time of 64MEG DRAM with 8 blocks is reduced by 1/750 times with 0.115% circuit overhead.

테스트와 동시에 오류 비트의 수와 위치를 파악하도록 하여 redundancy 프로그래밍이 용이한 다수 비트 출력 DRAM을 위한 BIST 구조가 소개되었다. 일반적으로, DRAM 셀이 n개의 블록으로 구성된 경우에, 단지 n개의 비교기와 한 개의 3가지 상태 엔코더를 사용하여, 무오류 상태, 한 개의 오류가 있을 경우, 오류상태 및 오류비트가 존재하는 블록의 위치, 두개의 블록에 오류가 있을 경우 오류 상태 등 총 n ＋ 2개의 상태를 나타낼 수 있다. 제안된 방법을 통하여, 두개 이상의 블록에 오류가 있을 경우, 오류 비트의 위치와 수를 파악하는 방법으로 용이하게 확장 구현가능하다. 8블록으로 구성된 64MEG DRAM 경우의 성능 비교 결과 단지 0.115%의 칩 면적 증가로, 테스트 및 redundancy 프로그래밍 시간이 1/750로 감소하였다.

Keywords

References

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