• 대한전기학회논문지:시스템및제어부문D
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• 제53권2호
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• pp.86-93
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• 2004

The DCT algorithm needs an efficient hardware architecture to compute inner product. The conventional design method, like ROM-based DA(Distributed Arithmetic), has large hardware complexity. Because of this reason, a CSHM(Computation Sharing Multiplication) was proposed for implementing inner product by Park. However, the Park's CSHM has inefficient hardware architecture in the precomputer and select units. Therefore it degrades the performance of the multiplier. In this paper, we presents the optimization design method for inner product using CSHM algorithm and applied it to implementation of 1-D DCT processor. The experimental results show that the proposed multiplier is more efficient than Park's when hardware architectures and logic synthesis results were compared. The designed 1-D DCT processor by using proposed design method is more high performance than typical methods.

• Journal of Communications and Networks
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• 제4권3호
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• pp.209-220
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• 2002

In this paper, we propose a hierarchical packet scheduling technique to closely approximate a hierarchical extension of the generalized processor sharing model, Hierarchical Generalized Processor Sharing (H-GPS). Our approach is to undertake the tasks of service guarantee and hierarchical link sharing in an independent manner so that each task best serves its own objective. The H-GPS model is decomposed into two separate service components: the guaranteed service component to consistently provide performance guarantees over the entire system, and the excess service component to fairly distribute spare bandwidth according to the hierarchical scheduling rule. For tight and harmonized integration of the two service components into a single packet scheduling algorithm, we introduce two novel concepts of distributed virtual time and service credit, and develop a packet version of H-GPS called Hierarchical Fair Queueing (HFQ). We demonstrate the layerindependent performance of the HFQ algorithm through simulation results.

• 정보보호학회논문지
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• 제13권4호
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• pp.139-149
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• 2003

본 논문에서는 하드웨어 공유와 캐리 보존 덧셈 연산을 이용하여 MD5 알고리즘을 구현하는 면적 효율적인 해쉬 프로세서를 하드웨어로 설계하였다. 면적을 최소화하기 위해, MD5의 1 단계 동작을 2개의 부분 단계로 세분화하고, 각각의 부분 단계 동작을 동일 하드웨어로 구현하는 방식으로 하드웨어 공유를 극대화하였다. 그리고 MD5의 부분 단계를 구성하는 3개의 직렬 캐리 전달 덧셈 동작을 2개의 캐리 보존 덧셈과 1개의 캐리 전달 덧셈으로 변환하여 동작 주파수를 증가시켰다. MD5 해쉬 프로세서는 0.25$\mu\textrm{m}$ CMOS 표준 셀 라이브러리로 합성한 결과 약 13,000개의 게이트 수로 구성되며, 타이밍 분석 결과 설계된 MD5 해쉬 프로세서는 120 MHz의 동작 주파수에서 512 비트 입력 메시지에 대해 465 Mbps의 성능을 갖는다.

• 한국지능시스템학회논문지
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• 제10권5호
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• pp.409-416
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• 2000

공유메모리 다중프로세서 시스템은 전체적인 시스템 이용률을 높이기 위하여 병렬 작업시 시분할(time-sharing), 공간분할(space-sharing), 갱스케줄링과 같은 프로세서 자원 공유 기법을 사용한다. 최근에는 주어진 작업의 병렬 코드 부분의 실행을 위해서 시스템 작업부하를 기준으로 프로세서의 수를 동적으로 조절하는 루프단계 프로세스 제어(LLPC)할당 기법이 제안되었다. 이 기법은 작업에 가능한 많은 프로세서를 할당하기 때문에, 나중에 도착하는 작업의 병렬부분을 수행해야 할 프로세서를 남겨 두지 않는다. 이러한 문제를 해결하기 위해, 본 논문에서는 작업부하량, 작업수행예상시간, 프로세스의 수를 퍼지화하여 시스템의 부하량에 따른 퍼지규칙으로 새로운 프로세서 할당 기법인 FPA(Fuzzy-based Processor Allocation)를 제안한다. 또한, 시스템의 과부하 없이 각 작업에 대한 최대한의 병렬 가능성을 제공함으로써 기존의 할당 기법에 비해 우수한 성능을 보인다.

• 한국산학기술학회:학술대회논문집
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• 한국산학기술학회 2010년도 춘계학술발표논문집 1부
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• pp.330-332
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• 2010

이동통신시스템에서 Warm standby sharing에 비하여 Hot standby sharing은 데이터 손실이 없고 오류 데이터가 확산되지 않는 등의 다수의 장점을 갖지만 동기화 문제로 인하여 이를 시스템에 실제로 구현하는 것은 어렵다. 따라서 본 연구에서는 Hot standby sharing에 비하여 기존의 Warm standby sharing이 갖는 동기화의 장점에 데이터 손실 및 거짓 데이터의 확산 문제를 개선할 수 있는 이중화 프로세서에 대한 마코프 모델을 설계하고자 한다.

• 대한전자공학회논문지SD
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• 제45권8호
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• pp.67-74
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• 2008

다양한 하드웨어 공유 및 최적화 방법을 적용하여 저면적/고성능 AES(Advanced Encryption Standard) 암호/복호 프로세서를 설계하였다. 라운드 변환블록 내부에 암호연산과 복호연산 회로의 공유 및 재사용과 함께 라운드 변환블록과 키 스케줄러의 S-Box 공유 등을 통해 회로 복잡도가 최소화되도록 하였으며, 이를 통해 S-Box의 면적을 약 25% 감소시켰다. 또한, AES 프로세서에서 가장 큰 면적을 차지하는 S-Box를 합성체 $GF(((2^2)^2)^2)$ 연산을 적용하여 구현함으로써 $GF(2^8)$ 또는 $GF((2^4)^2)$ 기반의 설계에 비해 S-Box의 면적이 더욱 감소되도록 하였다. 64-비트 데이터패스의 라운드 변환블록과 라운드 키 생성기의 동작을 최적화시켜 라운드 연산이 3 클록주기에 처리되도록 하였으며, 128비트 데이터 블록의 암호화가 31 클록주기에 처리되도록 하였다. 설계된 AES 암호/복호 프로세서는 약 15,870 게이트로 구현되었으며, 100 MHz 클록으로 동작하여 412.9 Mbps의 성능이 예상된다.

• 한국정보과학회논문지:시스템및이론
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• 제34권10호
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• pp.529-538
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• 2007

Generalized Processor Sharing(GPS) 기반의 공정큐잉(Fair Queueing) 알고리즘들은 세션들에게 서비스율과 지연시간 보장 서비스를 제공할 뿐만 아니라, 순시적 공유(instantaneous sharing)를 통해 각 세션에게 공정서비스를 제공한다. 이 공정서비스는 현재 서버에 대기중인 세션들의 과거에 받은 서비스 양에 관계없이 그 세션의 가중치에 비례하여 서버 용량을 분배한다. 그러나 이 공정서비스는 장기적 측면에서 같은 가중치를 가지는 세션에게 세션의 트래픽 패턴에 따라 다른 지연시간과 대역폭 QoS(Quality of Service)를 제공한다. 이러한 장기적 측면의 불공정 서비스를 최소화하기 위해, 본 논문에서는 지연시간과 대역폭 관점에서 서비스 가치(Value of Service)를 정의한 지연시간-대역폭 정규화 모델을 제안한다. 이 정규화 모델에서 정의한 서비스 가치 개념을 사용하여 각 세션에게 지연시간-대역폭 관점의 공정한 서비스를 제공하는 스케줄링 알고리즘을 제안한다. 제안된 알고리즘과 기존의 공정큐잉 및 서비스 커브 기반의 알고리즘과 비교를 통해 제안된 알고리즘은 세션들에게 장기적 측면의 공정서비스를 제공하고, 다양한 트래픽 특성을 갖는 세션에 대해 서비스율과 지연시간 보장에 대한 재조정 없이 동적으로 트래픽 특성에 적응하여 서비스하는 것을 관찰할 수 있다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 하계종합학술대회 논문집(2)
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• pp.169-172
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• 2000

This paper describes design of cryptographic processor which can execute SEED, DES, and triple DES encryption algorithm. To satisfy flexible architecture and area-efficient structure, the processor has I unrolled loop structure with hardware sharing and can support four standard mode, such as ECB, CBC, CFB, and OFB modes. To reduce overhead of key computation, the precomputation technique is used. Also to eliminate increase of processing time due to data input and output time, background I/O technique is used which data input and output operation execute in parallel with encryption operation of cryptographic processor. The cryptographic processor is designed using 2.5V 0.25 $\mu\textrm{m}$ CMOS technology and consists of about 34.8K gates. Its peak performances is about 250 Mbps under 100 Mhz ECB SEED mode and 125 Mbps under 100 Mhz triple DES mode.

• 정보처리학회논문지C
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• 제8C권4호
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• pp.429-436
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• 2001

IMT-2000에서 RNC의 MCP는 호 처리를 담당하는 부분으로, 신뢰도와 실시간성이 요구된다. MCP는 높은 견고성을 갖도록 구현되지만 다소간의 오류 율(Fault late)은 존재할 수밖에 없으므로 프로세서를 이중화하여 활성화된 프로세서가 장애를 일으키더라도 대기중인 프로세서가 연속적인 서비스를 제공할 수 있어야한다. Warm standby sharing에 비하여 Hot standby sharing은 데이터 손실이 없고 오류 데이터가 확산되지 않는 등의 다수의 장점을 갖지만 동기화 문제로 인하여 이를 시스템에 실제로 구현하는 것은 어렵다. 따라서 본 연구에서는 Hot standby sharing에 비하여 기존의 Warm standby sharing이 갖는 동기화의 장점에 데이터 손실 및 거짓 데이터의 확산 문제를 개선함으로서, 실제 구현의 용이성 및 성능 향상이라는 결과를 얻으려 하였다.

• 한국정보통신학회논문지
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• 제14권8호
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• pp.1737-1744
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• 2010

이미지 센서에서 획득된 영상에는 화질 개선을 위해 다양한 이미지 처리 과정이 필요하다. 이러한 이미지를 처리해 주는 역할을 하는 것을 ISP(Image Signal Processor)라고 한다. 기존의 비전 카메라는 상용 ISP 칩을 사용하는 대신에 자체적으로 ISP 기능을 소프트웨어로 구현하여 PC등에서 수행하는 방식을 택해왔다. 그러나 이러한 방식은 ISP 기능을 수행하는데 많은 연산을 필요로 함에 따라 고성능 PC를 필요로 하는 문제가 있다. 본 논문에서는 하드웨어와 소프트웨어의 효율적인 분담을 통해 칩 면적을 크게 줄인 ISP를 제안한다. 연산을 빠르게 처리하기 위하여 연산이 많은 블록은 하드웨어로 설계하였고, 하드웨어의 면적을 고려하여 하드웨어와 소프트웨어를 동시에 이용하도록 설계하였다. 구현된 ISP는 VGA(640*480)급의 영상을 처리할 수 있으며 0.35um 공정에서 91450 게이트의 크기를 가진다.