• 한국통신학회논문지
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• 제27권9C호
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• pp.861-870
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• 2002

본 논문에서는 RSA 암호 알고리즘의 연산속도 문제에 초점을 맞추어 동작속도를 향상시키고 가변길이 암호화가 가능하도록 하는 새로운 구조의 1024-비트 RSA 암호시스템을 제안하고 이를 하드웨어로 구현하였다. 제안한 암호시스템은 크게 모듈러 지수승 연산 부분과 모듈러 곱셈 연산 부분으로 구성되었다. 모듈러 지수승 연산은 제곱 연산과 단순 곱셈 연산을 병렬적으로 처리할 수 있는 RL-이진 방법을 개선하여 적용하였다. 그리고 모듈러 곱셈 연산은 가변길이 연산과 부분 곱의 수를 감소하기 위해서 Montgomery 알고리즘에 4 단계 CSA 구조와 기수-4Booth 알고리즘을 적용하였다. 제안한 RSA 암호시스템은 하이닉스 0.35$\mu\textrm{m}$ Phantom Cell Library를 사용하여 하드웨어로 구현하였고 최대 1024-비트까지 가변길이 연산이 가능하였다. 또한 소프트웨어로 RSA 암호시스템을 구현하여 하드웨어 시스템의 검증에 사용하였다. 구현된 하드웨어 RSA 암호시스템은 약 190K의 게이트 수를 나타내었으며, 동작 클록 주기는 150MHz이었다. 모듈러스 수의 가변길이를 고려했을 때, 데이터 출력률은 기존 방법의 약 1.5배에 해당한다. 따라서 본 논문에서 제안한 가변길이 고속 RSA 암호시스템은 고속 처리를 요구하는 각종 정보보호 시스템에서의 사용 가능성을 보여주었다.

• Journal of Radiation Protection and Research
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• 제26권2호
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• pp.93-99
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• 2001

해부학적으로 단순한 수학적인형팬텀의 한계를 극복하기 위한 voxel 머리팬텀을 제작하고 BNCT(Boron Neutron Capture Therapy) 시행 시 선량분포를 계산하였다. 일반목적 몬테칼로 코드인 MCNP4B의 반복구조 알고리즘을 이용하여 voxel 몬테칼로 계산체계를 수립하였고 두 가지 물질로 구성된 예시적 voxel 팬텀과 기하체조합팬텀의 계산값 비교를 통해 계산체계를 검증하였다. 미국 NLM(National Library of Medicine)에서 제공하는 VHP man 인체단층사진에 대한 분할 및 색인작업을 통해 voxel 머리팬텀을 제작하여 AP 및 PA 방향에서 입사하는 넓고 평행한 광자 및 중성자빔에 대한 선량값을 MIRD 팬텀의 계산값과 비교한 결과 중성자빔 AP 방향조사 시 MIRD 팬텀에서는 볼 수 없는 안구로 인한 중성자 감쇠현상을 확인할 수 있었다. 3차원 정밀계산이 필요한 BNCT 시술시 선량분포계산을 위해 뇌 중앙에 직경 5cm의 구형 뇌종양 체적을 정의하고 뇌와 종양의 붕소 함량을 조정하여 10keV 및 40keV 상부입사 중성자에 의한 장기별 흡수선량을 계산한 결과 종양에 $30{\mu}g/g$, 정상세포에 $3{\mu}g/g$의 붕소를 주입한 경우 붕소함량이 없을 때에 비해 2배 가량 큰 선량을 보였다. 본 연구를 통해 voxel몬테칼로기법을 이용한 선량평가체계를 수립하였고 정밀한 선량계산을 필요로 하는 치료방사선분야 선량계산에 실제 인체에 가까운 voxel팬텀의 응용가능성을 제시하였다.

• 대한전자공학회논문지TC
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• 제43권10호
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• pp.90-97
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• 2006

본 논문에서는 cascode 구조에 shunt peaking 기술을 접목시킨 밀리미터파 광대역 amplifier를 설계 및 제작하였다. 밀리미터파 광대역 cascode amplifier의 설계 및 제작을 위해서 $0.1{\mu}m\;{\Gamma}-gate$ GaAs PHEMT와 CPW 및 passive library를 개발하였다. 제작된 PHEMT는 최대 전달 컨덕턴스는 346.3 mS/mm, 전류이득 차단 주파수 ($f_T$)는 113 GHz, 그리고 최대공진 주파수($f_{max}$)는 180 GHz의 특성을 갖고 있다. 설계된 cascode amplifier는 회로의 발진을 막기 위해서 저항과 캐패시터를 common-rate 소자의 드레인에 병렬로 연결하였다. 대역폭의 확장 및 gain의 평탄화를 위해 바이어스 단들에 short stub 및 common-source 소자와 common-gate 소자 사이에 보상 전송선로를 삽입하고 최적화하였으며, 입출력 단은 광대역 특성을 갖는 정합회로로 설계하였다. 제작된 cascode amplifier의 측정결과, cascode 구조에 shunt peaking 기술을 접목시킴으로써 대역폭을 확장 및 gain을 평탄화 시킬 수 있다는 것을 확인하였다. 3 dB 대역폭은 34.5 GHz ($19{\sim}53.5GHz$)로 광대역 특성을 얻었으며, 3 dB대역 내에서 평균 6.5 dB의 $S_{21}$ 이득 특성을 나타내었다.

• 한국통신학회논문지
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• 제30권4C호
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• pp.283-289
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• 2005

본 논문에서는 공간-주파수 OFDM (SF-OFDM) 전송 다이버시티 기법을 위한 효율적인 심볼 검출 알고리즘이 제안되었다. SF-OFDM 전송 다이버시티 기법에서 부반송파의 수가 적은 경우 부채널간 간섭이 발생하게 되며, 이러한 간섭은 다이버시티 시스템의 성능을 크게 저하시킨다. 제안된 알고리즘은 부채널간 간섭을 병렬 혹은 순차적으로 제거함으로써 기존 알고리즘에 비해 큰 성능 이득을 얻는다. 컴퓨터 모의실험을 통한 비트오류율 (BER) 성능 평가 결과. 두개의 송수신 안테나를 사용하는 경우, $10^{-4}$의 BER에서 약 3 dB의 성능 이득을 얻을 수 있음을 확인하였다. 제안된 알고리즘이 적용된 심볼 검출기는 하드웨어 설계 언어를 통해 설계되었고, $0.18{\mu}m$ 1.8V CMOS 표준 셀 라이브러리를 이용하여 합성되었다. 제시된 하드웨어 구조와 함께 설계된 SF-OFDM-PIC 심볼 검출기는 약 140K개의 논리 게이트로 구성되었고, SF-OFDM-SIC 검출기는 129K개의 논리 게이트로 합성되었다.

• 대한전자공학회논문지TC
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• 제42권8호
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• pp.11-16
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• 2005

본 논문은 스크램블링(Scrambling), 길쌈부호화(Convolutional Encoding), 펑처링(Puncturing), 인터리빙(Interleaving) 등과 같은 연산에 공통적으로 필요한 비트 조작(Bit Manipulation)을 효율적으로 지원하기 위한 비트 조작 연산 가속기를 제안한다. 기존의 DSP는 곱셈 및 가산 연산을 기본으로 연산기가 구성되어 있으며 워드 단위로 동작을 함으로 비트 조작 연산의 경우 비효율적인 연산을 수행할 수밖에 없다. 그러나 제안한 가속기는 비트 조작 연산을 다수의 데이터에 대해 병렬 쉬프트와 XOR 연산, 비트 추출 및 삽입 연산을 효율적으로 수행할 수 있다. 제안한 가속기는 VHDL로 구현 하여 삼성 $0.18\mu m$ 표준 셀 라이브러리를 이용하여 합성하였으며 가속기의 게이트 수는 1,700개에 불과하다. 제안한 가속기를 통해 스크램블링, 길쌈부호화, 인터리빙을 수행시 기존의 DSP에 비해 $40\~80\%$의 연산 사이클의 절감이 가능하였다.

• 대한전자공학회논문지SD
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• 제48권11호
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• pp.18-26
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• 2011

본 논문에서는 IEEE 802.11n 무선 랜 표준의 3가지 블록길이(648, 1296, 1944)와 4가지 부호율(1/2, 2/3, 3/4, 5/6)을 지원하는 다중모드 LDPC 복호기를 설계하였다. 하드웨어 복잡도를 고려하여 layered 복호방식의 블록-시리얼(부분병렬) 구조로 설계 되었으며, 최소합 알고리듬의 특징을 이용한 검사노드 메모리 최소화 방법을 고안하여 적용함으로써 기존방법에 비해 검사노드 메모리 용량을 47% 감소시켰다. Matlab 모델링과 시뮬레이션을 통해 고정소수점 비트 폭이 LDPC 복호기의 복호성능에 미치는 영향을 분석하고, 이를 통해 최적의 하드웨어 설계조건을 도출하여 반영하였다. 설계된 회로는 FPGA 구현을 통해 하드웨어 동작을 검증하였으며, 0.18-${\mu}m$ CMOS 셀 라이브러리로 합성한 결과 약 219,100 게이트와 45,036 비트의 메모리로 구현되었고, 50 MHz@2.5V로 동작하여 164~212 Mbps의 성능을 갖는 것으로 평가되었다.

• 대한전기학회논문지:전력기술부문A
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• 제52권7호
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• pp.393-400
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• 2003

This paper discusses how to implement and verify a software model of the digital relay that can be added to real time digital simulator(RTDS) model library and is then subjected to the same outputs as the actual relay. The software model is stand-alone and can be used with real relays. It is also possible to conduct interactive real-time tests when the system effects of the relay action need to be investigated. The characteristics of mho type and the quadrilateral type, which is commonly used in recently developed relays, are modeled in this paper. Single circuit line and double circuit line system are used for model verification. The transmission lines are each 100 km in length and are modeled as distributed parameter lines but not frequency dependent. The transmission lines in the single circuit system are modeled as ideally transposed line. The mutual coupling data with the parallel line was taken account in the transmission lines for the double circuit system. The main CTs and PTs are included and operated in their linear region during the tests. For the purpose of testing the relay model accuracy the faults have been applied at various points on the protected line. Its accuracy is assessed against theoretical values.

• 디지털융복합연구
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• 제13권12호
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• pp.381-390
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• 2015

스마트폰과 같은 이동형 장치들은 계산 성능이나 메모리 크기, 배터리 전력량 등의 한계로 인해 엔터테인먼트 애플리케이션이 요구하는 상호작용성을 보장하기 어렵다. 이를 해결하기 위해 본 논문에서는 상호작용이 필수적인 애플리케이션의 응답 속도를 개선할 수 있는 코드 수준 병렬화 방법론을 제안한다. 이 방법을 적용하면, 스마트폰 등에서 제공하는 멀티코어 아키텍쳐를 바탕으로 기존 애플리케이션의 모노코어 알고리즘을 복잡한 재설계 없이 코드 수준에서 병렬화 할 수 있다. 특히 플랫폼 독립적인 표준 쓰레드 라이브러리인 POSIX 쓰레드를 활용하면 안드로이드나 iOS등의 다양한 스마트폰 플랫폼에서 본 방법론을 적용할 수 있다. 이의 효과적인 응용 사례로서 수백만개의 원소를 처리하는 행렬 연산 함수를 병렬화 해보았고 실사용 환경에서 약 3배가량의 성능 향상을 확인하였다.

• 한국정보통신학회논문지
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• 제17권2호
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• pp.363-371
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• 2013

본 논문에서는 IEEE 802.16e 모바일 WiMAX 표준의 19가지 블록길이(576~2304)에 따른 6가지 부호율(1/2, 2/3A, 2/3B, 3/4A, 3/4B, 5/6)과 IEEE 802.11n WLAN 표준의 3가지 블록길이(648, 1296, 1944)에 따른 4가지 부호율(1/2, 2/3, 3/4, 5/6)을 지원하는 다중표준 LDPC 복호기를 설계하였다. Layered 복호방식의 블록-시리얼(부분병렬) 구조와 SM(sign-magnitude) 수체계 기반의 DFU(decoding function unit)를 적용하여 하드웨어 복잡도를 최소화시켰다. 설계된 회로는 FPGA 구현을 통해 하드웨어 동작을 검증하였으며, 0.13-${\mu}m$ CMOS 셀 라이브러리로 합성한 결과 약 312,000 게이트와 70,000 비트의 메모리로 구현되었고, 100 MHz@1.8V로 동작하여 79~210 Mbps의 성능을 갖는 것으로 평가되었다.

• 한국정보과학회논문지:시스템및이론
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• 제29권5호
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• pp.257-264
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• 2002

본 논문에서는 KDSM(KAIST Distributed Shared Memory) 시스템의 설계 및 구현에 관해서 설명한다. KDSM은 Linux 2.2.13 상에서 실행되는 사용자 수준 라이브러리로 구현되었고, TCP/IP를 기반 통신 구조로 사용한다. KDSM은 페이지 기반 무효화 프로토콜(page-based invalidation protocol)과 다중 쓰기 프로토콜(multiple writer protocol)을 기반으로 하고, HLRC(Home-barred Lazy Release Consistency) 메모리 일관성 모델을 사용한다. KDSM의 성능을 측정하기 위해서 4개의 과학계산용 응용 프로그램을 실행하여 JIAJIA와 성능 비교를 하였다. 그 결과, 2개의 응용은 같은 결과를 냈고, 나머지 2개는 KDSM의 성능이 우수하였다.