• JSTS:Journal of Semiconductor Technology and Science
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• 제17권3호
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• pp.446-457
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• 2017

In order to reduce the size of frame memory or bus bandwidth, frame memory compression (FMC) recompresses reconstructed or reference frames of video codecs. This paper proposes a novel FMC design based on discrete wavelet transform (DWT) - set partitioning in hierarchical trees (SPIHT), which supports fine-scalable throughput and is area-efficient. In the proposed design, multi-cores with small block sizes are used in parallel instead of a single core with a large block size. In addition, an appropriate pipelining schedule is proposed. Compared to the previous design, the proposed design achieves the processing speed which is closer to the target system speed, and therefore it is more efficient in hardware utilization. In addition, a scheme in which two passes of SPIHT are merged into one pass called merged refinement pass (MRP) is proposed. As the number of shifters decreases and the bit-width of remained shifters is reduced, the size of SPIHT hardware significantly decreases. The proposed FMC encoder and decoder designs achieve the throughputs of 4,448 and 4,000 Mpixels/s, respectively, and their gate counts are 76.5K and 107.8K. When the proposed design is applied to high efficiency video codec (HEVC), it achieves 1.96% lower average BDBR and 0.05 dB higher average BDPSNR than the previous FMC design.

• 전기전자학회논문지
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• 제24권1호
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• pp.161-169
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• 2020

무선충전기, USB 타입-C 등의 응용에 사용되는 MCU 칩은 제조 원가를 줄이기 위해 3~5개의 추가 공정 마스크가 필요한 DP-EEPROM(Double Poly EEPROM)보다는 추가 마스크가 한 장 이내이면서 메모리 셀 사이즈가 작은 MTP(Multi-Time Programmable) 메모리가 요구된다. 그리고 E/P(Erase/Program) cycling에 따른 MTP 메모리 셀의 endurance 특성과 데이터 retention 특성을 좋게 하기 위해서 V_TP(Program Threshold Voltage)와 V_TE(Erase Threshold Voltage)의 산포는 좁은 것이 필요하다. 그래서 본 논문에서는 short pulse의 erase와 program pulse를 여러 번 수행하면서 목표 전류와 비교한 뒤 전류스펙을 만족하면 더 이상 program이나 erase 동작을 수행하지 않게 하므로 program V_T 산포나 erase V_T 산포를 줄이는 알고리즘과 current-type BL S/A(Bit-Line Sense Amplifier) 회로, WM(Write Mask) 회로, BLD(BL Driver) 회로를 제안하였다. 매그나칩반도체 0.13㎛ 공정으로 제작된 256Kb MTP 메모리 웨이퍼에서 동작 모드에 맞게 정상적으로 동작하는 것을 확인할 수 있다.

• 한국통신학회논문지
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• 제40권9호
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• pp.1754-1766
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• 2015

인터넷 라우터에서 행해지는 패킷분류는 5가지 패킷 헤더를 검사하여 선속도로 처리해야하기 때문에, 라우터가 수행하기 어려운 기능 중 하나이다. 본 논문에서는 리프-푸싱 된 영역분할 사분트라이 기반 비트맵 트라이 구조 (leaf-pushed AQT bitmap trie)를 제안한다. 제안하는 구조는 영역분할 사분트라이(Area-based Quad Trie, AQT)에 기초하되 불필요한 칩-외부메모리 접근을 줄이고자 리프-푸싱(leaf-pushing)기법을 적용하고, 멀티 비트 트라이인 비트맵을 적용하여 패킷분류 속도와 확장성을 모두 향상시킨 구조이다. 성능 평가를 위하여 ACL FW, IPC 룰셋을 각각 1k, 5k, 10k로 크기를 증가시키며 실험을 진행하였다. 그 결과, 제안하는 구조에서는 룰 셋의 종류나 크기와는 상관없이 패킷분류를 위하여 필요한 칩-외부메모리 접근 횟수가 1번 이내임을 확인할 수 있었다. 또한, 비트맵 트라이를 적용함으로 인해, 리프-푸싱기반 영역분할 사분트라이와 비교하여 약 50%의 칩-내부메모리 접근이 요구됨을 보았으며, 또한 칩-내부메모리 요구량의 변화폭이 룰 셋이 증가함에 따라 안정적으로 변화하여 제안하는 구조의 확장성을 확인할 수 있었다.

• 한국통신학회논문지
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• 제36권6A호
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• pp.551-557
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• 2011

본 논문에서는 다중 사용자 다중 입출력 (MIMO : multiple input multiple output) 시스템에서 Look-Up Table(LUT)을 이용한 격자 감소(LR : Lattice-Reduction) 기반 전부호화(Precoding) 기법에 대해 연구하였다. LR 기반 벡터분산기 법 (VP : Vector Perturbation)은 송신단에서 채널정보를 완벽히 안다고 가정하였을 때 큰 채널전송 용량(Sum Capacity)를 얻을 수 있으면서 부호화 복잡도 문제도 해결할 수 있다. 이러한 성능 향상에도 불구하고 LLL(Lenstra-Lenstra-Lovasz)알고리즘을 사용한 LR과정은 채널 행렬의 열 벡터 교환과정을 포함한 반복 연산에 의해서 복잡도가 높고 하드웨어 구현이 어려운 점이 있다. 본 논문에서는 VP 기법에 LUT를 이용한 격자감소기법을 적용하고, LUT를 효율적으로 구성하는 방법을 제시한다. 모의실험 결과는 기존에 제안된 LUT 구성 방식에 비하여 적은 메모리 용량으로 유사한 직교손실(Orthogonality Defect)와 비트 오류율(BER : Bit Error Rate)을 보인다.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2005년도 ICCAS
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• pp.414-420
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• 2005

The ShortStack Micro Server enables any product that contains a microcontroller or microprocessor to quickly and inexpensively become a networked, Internet-accessible device. The ShortStack Micro Server provides a simple way to add LonWorks networking to new or existing smart devices. . It implements the LonTalk protocol and provides the physical interface with the LonWorks communication. The ShortStack host processor can be an 8, 16, or 32-bit microprocessor or microcontrollers. The ShortStack API and driver typically require about 4kbytes of program memory on the host processor and less than 200 bytes of RAM. The interface between host processor and the ShortStack Micro Server may be a Serial Communication Interface (SCI). The LonWorks control module with a high performance is developed, which is composed of the 8 bit PIC Microprocessor for host processor and the smart neuron chip for the ShortStack Micro Server. This intelligent control board is verified as proceeding the various function tests from experimental system with an boost pump and inverter driving systems. It is also confirmed that the developed control module provides stably 0-10VDC linear signal to the input signal of inverter driving system for varying the induction motor speed. Thus, the experimental results show that the fabricating intelligent board carried out very well the various functions in the wide operating ranges of boost pump system. This developed control module expect to apply to industrial fields to require the comparatively exact control and monitoring such as multi-motor driving system with inverter, variable air volume system and the boost pump water supply systems.

• 융합신호처리학회논문지
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• 제11권3호
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• pp.244-249
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• 2010

차세대 멀티 레벨 셀 플래시 메모리들을 위해 복잡도가 낮은 에러 정정 코드 구현에 대한 요구가 커지고 있다. 일반적으로 부 표현 (sub-expression) 들을 공유하는 것은 복잡도와 칩 면적을 줄이기 위한 효과적인 방법이다. 본 논문에서는 직렬 선형 귀환 쉬프트 레지스터 구조를 기반으로 부 표현들을 이용한 저 복잡도 m-비트 병렬 BCH 인코더 구현 방법을 제안한다. 또한, 부 표현들을 탐색하기 위한 일반화된 방법을 제시한다. 부 표현들은 패리티 생성을 위해 사용하는 행렬(생성 행렬, generator matrix)의 부 행렬 (sub-matrix)과 다른 변수들의 합과의 행렬 연산에 의해 표현된다. 부 표현들의 수는 개로 한정되며, 탐색된 부 표현들은 다른 병렬 BCH 인코더 구현을 위해 공유되어질 수 있다. 본 논문은 구현 과정에서 다수의 팬 아웃에 의해 발생하는 문제점(지연)의 해결이 아닌 복잡도(로직 사이즈) 감소에 그 목적이 있다.

• 한국자기학회:학술대회 개요집
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• 한국자기학회 2011년도 자성 및 자성재료 국제학술대회
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• pp.101-101
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• 2011

The control of magnetization by an electric field at room temperature remains as one of great challenges in materials science. Multiferroics, in which magnetism and ferroelectricity coexist and couple to each other, could be the most plausible candidate to realize this long-sought capability. While recent intensive research on the multiferroics has made significant progress in sensitive, magnetic control of electric polarization, the electrical control of magnetization, the converse effect, has been observed only in a limited range far below room temperature. Here we demonstrate at room temperature the control of both electric polarization by a magnetic field and magnetization by an electric field in a multiferroic hexaferrite. The electric polarization rapidly increases in a magnetic field as low as 5 mT and the magnetoelectric susceptibility reaches up to 3200 ps/m, the highest value in single phase materials. The magnetization is also modulated up to 0.34 mB per formula unit in an electric field of 1.14 MV/m. Furthermore, this compound allows nonvolatile, magnetoelectric reading- and writing-operations entirely at room temperature. Four different magnetic/electric field writing conditions generate repeatable, distinct M versus E curves without dissipation, offering an unprecedented opportunity for a multi-bit memory or a spintronic device applications.

• 한국정보과학회논문지:정보통신
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• 제34권5호
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• pp.316-327
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• 2007

RFID는 RF신호를 이용하여 물체를 식별하는 가장 유망한 미래의 비접촉 기술이다. RFID 리더의 식별영역에 여러 개의 태그가 있는 경우, 리더의 질의에 대하여 모든 태그들이 동시에 응답을 하기 때문에 충돌이 발생되어 태그를 식별할 수 없게 된다. RFID에서 다중 태그 식별문제는 아주 중요한 핵심 기술로 이것을 해결하기 위해 슬롯기반 알로하 알고리즘, 트리 기반 알고리즘 등과 같은 충돌 방지 알고리즘이 제안되었다. 본 논문에서는 RFID 시스템에서 충돌 트리를 이용한 충돌트리 기반 충돌 방지알고리즘을 제안한다. 제안하는 방법은 효과적인 충돌 방지 메커니즘을 제공하며 메모리래스 알고리즘이다. 제안하는 충돌트리는 다중 태그 식별문제를 해결하기 위한 메커니즘으로 리더와 태그사이 질의와 응답과정에서 만들어진다. 리더가 k 비트로 구성된 프리픽스를 질의하면, 태그는 자신의 식별자와 프리픽스를 비교 하여 일치할 경우 식별자의 K+1 비트에서 마지막 비트까지 리더에게 전송한다. 시뮬레이션 결과에 따라 제안하는 충돌 트리 기반 충돌 방지 알고리즘이 기존의 트리 워킹 알고리즘이나 쿼리 트리 알고리즘보다 좋은 성능을 보임을 알 수 있다.

• 한국컴퓨터정보학회논문지
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• 제18권11호
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• pp.1-12
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• 2013

멀티코어 프로세서에서 라스트 레벨 캐쉬는 코어와 메모리의 속도 차이를 줄여주는 역할을 하는 중요한 하드웨어 자원이다. 때문에 라스트 레벨 캐쉬의 효율적인 관리는 프로세서의 성능에 큰 영향을 미친다. 라스트 레벨 캐쉬를 구성하는 공유/비공유 캐쉬는 코어들이 공유하는 데이터와 각 코어의 독립된 데이터를 각각 적재한다. 최근 많은 연구를 통해 라스트 레벨 캐쉬 관리기법이 연구되었지만 주로 공유 캐쉬에 대한 연구만 이뤄지고 있으며 라스트 레벨 캐쉬의 비공유 캐쉬에 대한 연구는 아직 미약하다. 라스트 레벨 캐쉬의 비공유 캐쉬는 각 코어에 동일한 영역이 할당되기 때문에 코어별 작업량이 다를 경우 캐쉬 관리가 효과적이지 않다. 본 논문에서는 라스트 레벨 캐쉬 중 비공유 캐쉬의 효율적인 관리를 위해 코어 인지 캐쉬 교체 기법을 제안한다. 제안된 코어 인지 캐쉬 교체 기법은 비공유 캐쉬를 동적으로 재구성함으로써, 라스트 레벨 캐쉬의 적중률을 향상시킨다. 또한, 우리는 캐쉬 교체 기법의 성능 향상을 위해 2비트 포화 카운터를 적용하였다. 실험 결과 기존의 교체 기법과 비교하여 9.23%의 적중률 향상과 12.85%의 라스트 레벨 캐쉬 접근 시간 감소의 효과가 있었다.

• 대한전자공학회논문지SP
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• 제44권1호
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• pp.49-55
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• 2007

본 논문에서는 필드/프레임의 공간적, 시간적 움직임 특성을 활용한 디인터레이스드 기법을 이용해 재구성된 영상프레임으로부터 넓은 탐색영역에서의 움직임추정이 가능한 이중연산구조 기반의 다해상도 계층적 움직임 추정 방식(multi- resolution hierarchical motion estimation, MHME)의 효율적인 다중연산구조 기반의 움직임 추정을 제안한다. 공간적, 시간적 움직임 특성으로부터 디인터레이스드 기법을 적용하여 재구성된 영상프레임으로부터는 계층적 움직임 추정방식을 적용하여 빠른 움직임 영역에서도 화질의 열화가 거의 없는 다해상도 계층적 움직임 추정(MHME) 영상처리를 구현하였고, 비교적 높은 PSNR을 얻을 수 있었다. 다양한 모드 M=2 또는 M=3의 여러 가지 모의실험을 통해 제안된 구조가 전역탐색 블록정합 알고리듬(Full-search Block Matching Algorithm, FBMA)에 대하여 예측성능에 있어 최고 1.49dB(CAR), 최저0.421dB(Mobile & Calendar)의 모의실험결과 평균 -0.7dB 정도의 미소한 평균 PSNR 저하를 나타내었다. 이의 구현을 위해 제안된 전역/후역 탐색방식의 연산처리방식은 하나의 처리기소자(Processor Element, PE)에 이중연산처리기(DAPE) 구조를 채택하여 제한된 PE로부터 넓은 탐색영역에서의 움직임 추정이 가능한 전역/후역 탐색방식(Foreground & Background Search Algorithm, FBSA)의 비트 처리열 탐색 알고리듬을 제안 적용하여 움직임추정 연산의 성능을 구조적으로 향상시키는 다중프로세서 어레이 구조(Multiple Processor Array Unit, MPAU)를 개발 제안하였다.