• JSTS:Journal of Semiconductor Technology and Science
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• 제17권3호
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• pp.363-369
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• 2017

Phase-change random access memory (PRAM) has been emerged as a potential memory due to its excellent scalability, non-volatility, and random accessibility. But, as the cell current is reducing due to cell size scaling, the read-sensing window margin is also decreasing due to increased variation of cell performance distribution, resulting in a substantial loss of yield. To cope with this problem, a novel adaptive read-sensing reference current generation scheme is proposed, whose trimming range and resolution are adaptively controlled depending on process conditions. Performance evaluation in a 58-nm CMOS process indicated that the proposed read-sensing reference current scheme allowed the integral nonlinearity (INL) to be improved from 10.3 LSB to 2.14 LSB (79% reduction), and the differential nonlinearity (DNL) from 2.29 LSB to 0.94 LSB (59% reduction).

• Journal of Mechanical Science and Technology
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• 제18권3호
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• pp.453-459
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• 2004

TiNi/ Al6061 shape memory alloy (SMA) composite was fabricated by hot press method to investigate the microstructure and mechanical properties. Interface bonding between TiNi reinforcement and A1 matrix was observed by using SEM and EDS. Pre-strain was imposed to generate compressive residual stress inside composite. A tensile test for specimen, which under-went pre-strain, was performed at high temperature to evaluate the variation of strength and the effect of pre-strain. It was shown that interfacial reactions occurred at the bonding between matrix and fiber, creating two inter-metallic layers. And yield stress increased with the amount of pre-strain. Acoustic Emission technique was also used to nondestructively clarify the microscopic damage behavior at high temperature and the effect of pre-strain of TiNi/ Al6061 SMA composite.

• 도시과학
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• 제11권1호
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• pp.1-8
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• 2022

As the magnitude and frequency of earthquakes increase in Korea, interest in earthquake damage reduction technology has increased. Therefore, research on vibration damping devices that directly respond to seismic loads is being actively researched. After an earthquake, damage or destruction of the device occurs due to the yield of materials, and thus it takes considerable cost and time for restoration and replacement. To supplement the problems of the existing earthquake damage reduction technology, a study was conducted on the recentering smart damper that can be used continuously after an earthquake. In this study, the recentering smart damper that can be restored to its original shape after load removal was developed using superelastic shape memory alloy, pre-compressed polyurethane. General steel was commonly applied to verify the seismic performance of the superelastic shape memory alloy, and the performance of the smart damper was verified according to the amount of polyurethane pre-compressed

• 열처리공학회지
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• 제3권1호
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• pp.34-41
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• 1990

Effects of grain size and cold rolling degree on shape memory ability and transformation temperature were studied in Fe-35% Mn-6% Si shape memory alloy. Md point of the alloy was determined by variation of yield stress with test temperature. The Md point measured in this way was linearly increased with increasing grain size. Shape memory ability of the alloy was decreased with increasing grain size, showing a minimum value at around $63{\mu}m$, and then increased with increasing grain size. From this result, it was concluded that the shape memory ability in the grain size smaller than a critical value is controlled by amount of retained ${\gamma}$ and prior ${\varepsilon}$ phase, but that the shape memory ability in the grain size greater than the critical value is mainly dominated by grain boundary area in unit volume of parent phase. The shape memory ability was decreased with increasing deformation degree. This was because the ${\gamma}$ content being available for the formation of ${\varepsilon}$ martensite during bending was decreased with increasing deformation degree.

• Composites Research
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• 제17권5호
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• pp.54-60
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• 2004

복합재의 사전변형률과 형상기억합금의 형상기억효과를 유발하는 형상기억합금의 상변화량과의 관계를 예측하기 위하여 Eshelby의 등가개재물법과 Mori-Tanaka의 평균장이론을 이용한 새로운 3차원 모델을 제안하였다. 복합재 모델은 가공경화 현상을 갖는 알루미늄을 모재로, 단섬유 TiNi 형상기억합금을 강화재로 사용하였다. 모델 해석에 의하면 사전 변형률이 지극히 작은 영역에서는 사전변형률이 모두 강화재의 형상기억 효과를 유발하고, 이 보다 큰 영역에서 사전 변형률은 강화재의 형상기억 효과와 모재의 소성변형에 의한 것으로 나타났다. 이러한 복합재의 강화기구는 모재의 가공경화 현상과 형상기억 효과에 의한 항복응력 증가를 분리하여 제시되어야 한다.

• 전자공학회논문지
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• 제50권2호
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• pp.114-121
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• 2013

Systems-On-Chips(SoC)에서 내장 메모리가 차지하는 비중은 비약적으로 증가하여 전체 트랜지스터 수의 80%~90%를 차지하고 있어, SoC에서 내장된 메모리에 대한 테스트 중요성이 증가하고 있다. 본 논문은 다양한 테스트 알고리즘을 지원하는 IEEE 1500 래퍼 기반의 프로그램 가능한 메모리 내장 자체 테스트(PMBIST) 구조를 제안한다. 제안하는 PMBIST는 March 알고리즘 및 Walking, Galloping과 같은 non-March 알고리즘을 지원하여 높은 flexibility, programmability 및 고장 검출률을 보장한다. PMBIST는 최적화된 프로그램 명령어와 작은 프로그램 메모리에 의해 최적의 하드웨어 오버헤드를 가진다. 또한 제안된 고장 정보 처리 기술은 수리와 고장 진단을 위해 2개의 진단 방법을 효과적으로 지원하여 메모리의 수율 향상을 보장한다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제4권1호
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• pp.45-51
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• 2004

We have proposed a new shallow trench isolation (STI) process using flowable oxide (F-oxide) chemical vapor deposition (CVD) for DRAM application and it was successfully developed. The combination of F-oxide CVD and HDP CVD is thought to be the superior STI gap-filling process for next generation DRAM fabrication because F-oxide not only improves STI gap-filling capability, but also the reduced local stress by F-oxide in narrow trenches leads to decrease in junction leakage and gate induced drain leakage (GIDL) current. Finally, this process increased data retention time of DRAM compared to HDP STI. However, a serious failure occurred by symphonizing its structural dependency of deposited thickness with poor resistance against HF chemicals. It could be suppressed by reducing the flow time during F-oxide deposition. It was investigated collectively in terms of device yield. In conclusion, the combination of F-oxide and HDP oxide is the very promising technology for STI gap filling process of sub-100nm DRAM technology.

• 대한전자공학회논문지SD
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• 제40권1호
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• pp.72-79
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• 2003

회로의 설계기술, 공정기술의 발달로 회로의 복잡도가 증가하고 있으며 대용량 메모리의 수요도 급격하게 증가하고 있다. 이렇듯 메모리의 용량이 커질수록 테스트는 더더욱 어려워지고, 테스트에 소요되는 비용도 점차 증가하여 테스트가 칩 전체에서 차지하는 비중이 커지고 있다. 따라서 짧은 시간에 수율을 향상시킬 수 있는 효율적인 테스트 알고리즘에 대한 연구자 중요하게 여겨지고 있다. 본 논문에서는 단일 포트 메모리의 고장을 검출하는데 가장 보편적으르 사용되는 March C-알고리듬을 바탕으로 하여 이를 보완하고, 추가되는 테스트 길이 없이 단일 포트 메모리뿐만 아니라 이종 포트 메모리에서 발생할 수 있는 모든 종류의 고장이 고려되어 이종 포트 메모리에서도 적용 가능한 효과적인 테스트 알고리듬을 제안한다.

• 한국정보통신학회논문지
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• 제14권11호
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• pp.2541-2547
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• 2010

본 논문에서는 대기 상태에서 저전력 eFuse OTP 메모리 IP틀 구현하기 위해 속도가 문제가 되지 않는 반복되는 블록 회로에서 1.2V 로직 트랜지스터 대신 누설 (off-leakage) 전류가작은 3.3V의 MV (Medium Voltage) 트랜지스터로 대체하는 설계기술을 제안하였다. 그리고 읽기 모드에서 RWL (Read Word-Line)과 BL의 기생하는 커패시턴스를 줄여 동작전류 소모를 줄이는 듀얼 포트 (Dual-Port) eFuse 셀을 사용하였다. 프로그램 전압에 대한 eFuse에 인가되는 프로그램 파워를 모의실험하기 위한 등가회로를 제안하였다. 하이닉스 90나노 CMOS 이미지 센서 공정을 이용하여 설계된 512비트 eFuse OTP 메모리 IP의 레이아웃 크기는 $342{\mu}m{\times}236{\mu}m$이며, 5V의 프로그램 전압에서 42개의 샘플을 측정한 결과 프로그램 수율은 97.6%로 양호한 특성을 얻었다. 그리고 최소 동작 전원 전압은 0.9V로 양호하게 측정되었다.

• 대한전자공학회논문지SD
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• 제47권11호
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• pp.30-36
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• 2010

최근의 메모리 반도체에 있어서, 수율과 품질을 유지하기 위하여 불량셀은 반드시 수리가 필요하다. 대부분의 워드단위 입출력을 갖는 system-on-chip (SoC)를 포함한 많은 메모리가 다중 블록으로 구성되어 있음에도 불구하고, 기존의 대부분의 자체내장수리연산회로의 연구들은 단일블록을 대상으로 하였다. 워드 단위 입출력 메모리의 특성상 다중메모리 광역대체수리구조를 갖는 경우가 많다. 본 논문에서는 이러한 메모리를 대상으로 기존에 최적 수리효율을 갖는 대표적인 자체내장 수리연산 회로인 CRESTA를 기본으로 하여, 보다 적은 면적으로 최적 수리효율을 낼 수 있는 알고리즘과 연산회로을 제안한다. 제안하는 자체내장수리 회로는 단위블록의 연산결과를 순차적으로 비교하여 워드단위 메모리의 제약조건을 만족시키는 최종 수리해를 구해내며, 기존의 회로보다 훨씬 빠른 시간 내에 최적의 수리 해를 구해 낼 수 있다.