• 한국광학회:학술대회논문집
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• 한국광학회 2007년도 동계학술발표회 논문집
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• pp.273-274
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• 2007

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 하계종합학술대회 논문집(4)
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• pp.365-368
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• 2002

In this paper, we present a low cost circuit design for a sentence speech recognition. The basic circuit of the designed sentence speech recognizer is composed of resistor, capacitance, OP Amp, counter and logic gates. Through a sentence recognition experiment, we can find the effectiveness of the designed sentence recognition circuit

• JSTS:Journal of Semiconductor Technology and Science
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• 제12권3호
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• pp.341-352
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• 2012

This paper presents a Processing Engine (PE) which is used in Low Density Parity Codec (LDPC) application with a novel charge-recovery logic called pseudo-NMOS boost logic (pNBL), to achieve high-speed and low power dissipation. pNBL is a high-overdriven and low area consuming charge recovery logic, which belongs to boost logic family. Proposed Processing Engine is used in LDPC circuit to reduce operating power dissipation and increase the processing speed. To demonstrate the performance of proposed PE, a test chip is designed and fabricated with 0.18 2m CMOS technology. Simulation results indicate that proposed PE with pNBL dissipates only 1 pJ/cycle when working at the frequency of 403 MHz, which is only 36% of PE with the conventional static CMOS gates. The measurement results show that the test chip can work as high as 609 MHz with the energy dissipation of 2.1 pJ/cycle.

• 전자공학회논문지SC
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• 제47권1호
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• pp.29-34
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• 2010

본 논문에서는 새로운 패리티 보존형 가역 논리게이트를 제안한다. 패리티 보존형 가역 논리게이트는 입력 값과 출력 값의 패리티가 같은 가역 논리게이트를 의미한다. 최근 가역 논리 게이트가 저전력 CMOS 디자인, 양자 컴퓨팅 그리고 나노 테크놀로지와 같은 분야에서 전력을 효율적으로 사용하는 방법임을 알려졌다. 그리고 패리티 체크(parity-checking)는 디지털 시스템에서 오류 주입을 확인 하는 대표적인 방법 중 하나이다. 제안하는 새로운 패리티 보존형 가역 논리게이트는 모든 boolean 함수를 구성할 수 있고, 기존의 오류 확인 boolean 함수보다 가역 논리게이트 수, garbage-output의 수 그리고 하드웨어 연산량에서 효율적으로 구성할 수 있다.

• Journal of information and communication convergence engineering
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• 제20권2호
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• pp.137-142
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• 2022

Monolithic three-dimensional (M3D) logics such as M3D-NAND, M3D-NOR, M3D-buffer, M3D 2×1 multiplexer, and M3D D flip-flop, consisting of modularized M3D inverters (M3D-INVs), have been proposed. In the previous M3D logic, each M3D logic had to be designed separately for a standard cell library. The proposed M3D logic is designed by placing modularized M3D-INVs and connecting interconnects such as metal lines or monolithic inter-tier-vias between M3D-INVs. The electrical characteristics of the previous and proposed M3D logics were simulated using the technology computer-aided design and Simulation Program with Integrated Circuit Emphasis with the extracted parameters of the previously developed LETI-UTSOI MOSFET model for n- and p-type MOSFETs and the extracted external capacitances. The area, propagation delay, falling/rising times, and dynamic power consumption of the proposed M3D logic are lower than those of previous versions. Despite the larger space and lower performance of the proposed M3D logic in comparison to the previous versions, it can be easily designed with a single modularized M3D-INV and without having to design all layouts of the logic gates separately.

• Journal of Photoscience
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• 제9권2호
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• pp.317-319
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• 2002

All-optical switching has been demonstrated in bacteriorhodopsin (bR) based on nonlinear intensity induced excited state absorption. The transmission of a cw probe laser beam at 410 nm corresponding to the peak absorption of M state through a bR film is switched by a pulsed pump laser beam at 570 nm that corresponds to the maximum initial 8 state absorption. The switching characteristics have been analyzed using the rate equation approach considering all the six intermediate states (B, K, L, M, N and 0) in the bR photocycle. The switching characteristics are shown to be sensitive to life time of the M state, absorption cross-section of the 8 state at probe wavelength ($\sigma$ $\_$Bp/) and peak pump intensity. It has been shown that the probe laser beam can be completely switched off (100 % modulation) by the pump laser beam at relatively low pump powers, for $\sigma$$\_$Bp/ = O. The switching characteristics have been used to design all-optical NOT, OR, AND and the universal NOR and NAND logic gates for optical computing with two pulsed pump laser beams.

• 한국정보통신학회논문지
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• 제5권1호
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• pp.157-165
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• 2001

집적 쇼트키 논리 게이트에서 전압 스윙을 크게 하기 위해서 백금 실리사이드 쇼트키 접합의 전기직 특성을 분석하였고, 이 접합에서 프로그램으로 특성을 시뮬레이션 하였다. 분석특성 특성을 위한 시뮬레이션 프로그램은 제조 공정용 SUPREM V와 모델링용 Matlab, 소자 구조용의 Medichi 툴이다. 시뮬레이션 특성을 위한 입력 파라미터는 소자 제작 공정의 공정 단계와 동일한 조건으로 하였다. 분석적인 전기적인 특성들은 순방향 바이어스에서 턴-온 전압, 포화 전류, 이상인자이고, 역방향 바이어스에서 항복 전압을 실제 특성과 시뮬레이션 특성 사이의 결과를 보였다. 결과로써 순방향 턴-온 전압, 역방향 항복전압, 장벽 높이는 기판의 증가된 농도의 변화에 따라 감소되었지만, 포화전류와 이상인자는 증가되었다.

• 전자공학회논문지D
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• 제36D권1호
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• pp.47-56
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• 1999

반도체 칩의 집적도가 급격히 향상됨에 따라 칩의 I/O 수가 증ㅇ가하여 패키지의 크기가 커질 뿐 아니라 칩 자체의 가격보다 패키지의 가격이 높아지고 있는 실정이다. 따라서 집적도의 증가에 의한 I/O 수으이 증가를 억제할 수있는 방법이 요구되고 있다. 본 논문에서는 CTR(Constant-Transition-Rate) 코드 심벌 펄스의 상승 예지와 하강 예지의 위치에 따라 각각 2비트 씩의 디지털 데이터를 엔코딩함으로써 I/O 핀 수를 50% 감소 시킬 수 있는 I/O 인터페이스 회로를 제안한다. 제안한 CTR 코드의 한 심벌은 4비트 데이터를 포함하고 있어 기존의 인터페이스 회로와 비교하여 심벌 속도가 절반으로 감소되고, 엔코딩 신호의 단위 시간당 천이 수가 일정하며, 천이 위치가 넓게 분산되어 동시 스위칭 잡음(Simultaneous Switehing Noise, SSN)이 작아진다. 채널 엔코더는 논리 회로만으로 구현하고, 채널 디코더는 오버샘플링(oversampling) 기법을 이용하여 신호를 복원하는 입출력 회로를 설계하였다. 설계한 회로는 0.6${\mu}m$ CMOS SPICE 파라미터를 이용하여 시뮬레이션함으로써 동작을 검증하였으며, 동작 속도는 200 Mbps/pin 이상이 됨을 확인 하였다. 제안한 방식을 Altera사의 FPGA를 이용하여 구성하였으며, 구성한 회로는 핀 당 22.5 Mbps로 데이터를 전송함을 실험적으로 검증하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제17권3호
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• pp.370-377
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• 2017

This paper presents a simple noise margin (NM) model of MOS current mode logic (MCML) gates especially in CMOS processes where a large device mismatch deteriorates logic reliability. Trade-offs between speed and logic reliability are discussed, and a simple yet accurate NM equation to capture process-dependent degradation is proposed. The proposed NM equation is verified for 130-nm, 110-nm, 65-nm, and 40-nm CMOS processes and has errors less than 4% for all cases.

• 한국지능시스템학회:학술대회논문집
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• 한국퍼지및지능시스템학회 2003년도 ISIS 2003
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• pp.154-157
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• 2003

In order for testing faults of combinatorial logic circuit, the authors have developed a new diagnosis method: "Neural Network (NN) fault diagnosis", based on fm error back propagation functions. This method has proved the capability to test gate faults of wider range including so called SSA (single stuck-at) faults, without assuming neither any set of test data nor diagnosis dictionaries. In this paper, it is further shown that what kind of fault models can be detected in the NN fault diagnosis, and the simply modified one can extend to test delay faults, e.g. logic hazard as long as the delays are confined to those due to gates, not to signal lines.