• Journal of information and communication convergence engineering
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• 제7권1호
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• pp.62-65
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• 2009

In this paper, the temperature characteristics of full CMOS FLL(frequency locked loop) re analyzed. The FLL circuit is used to generate an output signal that tracks an input efference signal. The locking time of FLL is short compared to PLL(phase locked loop) circuit because the output signal of FLL is synchronized only in frequency. Also the FLL s designed to allow the circuit to be fully integrated. The FLL circuit is composed two VCs, two buffers, a VCO and two frequency dividers. The temperature variation of frequency divider, FVC and buffer cancelled because the circuit structure. is the same and he temperature effect is cancelled by the comparator. Simulation results are shown to illustrate the performance of the designed FLL circuit with temperature.

• Journal of Power Electronics
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• 제15권4호
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• pp.1085-1092
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• 2015

In this paper, the expressions of the estimated information of a single-phase enhanced phase-locked loop (EPLL), when input signal contains harmonics and a DC offset while the fundamental component takes step changes, are derived. The theoretical analysis results indicate that in the estimated information, the n^th-order harmonics cause n+1^th-order periodic ripples, and the DC offset causes a periodic ripple at the fundamental frequency. Step changes of the amplitude, phase angle and frequency of the fundamental component cause a transient periodic ripple at twice the frequency. These periodic ripples deteriorate the performance of the EPLL. A hybrid filter based EPLL (HF-EPLL) is proposed to eliminate these periodic ripples. A delay signal cancellation filter is set at the input of the EPLL to cancel the DC offset and even-order harmonics. A sliding Goertzel transform-based filter is introduced into the amplitude estimation loop and frequency estimation loop to eliminate the periodic ripples caused by the residual input odd-order harmonics and step change of the input fundamental component. The parameter design rules of the two filters are discussed in detail. Experimental waveforms of both the conventional EPLL and the proposed HF-EPLL are given and compared with each other to verify the theoretical analysis and advantages of the proposed HF-EPLL.

• 한국정보전자통신기술학회논문지
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• 제13권2호
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• pp.123-128
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• 2020

본 논문에서는 주파수 변화 감지 회로 (FVSC : frequency variation sensing circuit)를 포함하는 부궤환 루프를 가지는 저잡음 위상고정루프를 제안하였다. 위상 고정 상태에서 전압제어발진기의 출력주파수가 변화할 때 주파수 변화 감지 회로는 루프 필터의 커패시터의 전하량을 조절하여 제안한 위상고정루프의 위상잡음과 지터 특성을 개선할 수 있다. 위상고정루프의 출력 주파수가 증가하면 주파수 변화 감지 회로가 루프 필터 커패시터 전하를 감소시킨다. 이는 루프필터 출력 전압을 하강하게 하여 위상고정루프 출력 주파수가 하강하게 된다. 추가된 부궤환 루프는 제안한 위상고정루프의 위상잡음 특성을 더욱 더 좋게 한다. 주파수 변화 감지 회로에 사용된 커패시터 크기는 영점을 결정하는 루프 필터 커패시터 크기와 비교하여도 아주 작은 크기이어서 칩 크기에 영향을 미치지 않는다. 제안된 저잡음 위상고정루프는 1.8V 0.18㎛ CMOS 공정을 이용하여 설계되었다. 시뮬레이션 결과는 273fs 지터와 1.5㎲ 위상고정시간을 보여주었다.

• 한국통신학회논문지
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• 제28권11C호
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• pp.1152-1160
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• 2003

본 논문에서는 다양한 해상도의 신호 입력을 지원하는 고품위급 모니터의 디지털 신호처리 회로를 제안한다. 기존의 디지털 회로에서 ADC(Analog to Digital Convertor)와 VDP(Video Display Processor)로부터 발생하는 내부 디지털 PLL(Phase-locked Loop)의 낮은 성능과 IC의 내부 편차문제, 모듈간의 상이한 전압 차이 때문에, 다양한 입력 신호에서 안정된 동기신호 처리를 할 수 없는 문제가 있었다. 이를 해결하기 위해서 다양한 해상도의 신호 입력으로부터 동기 신호들의 규칙성을 이용하여 동기 신호를 관리하면서 시스템의 간섭을 최소화하는 동기신호 최적화 기법을 제안하였다. 제안한 방법을 적용한 결과 다양한 해상도에서 안정적으로 동기신호를 처리함으로써 여러 모드의 입력신호에 대응할 수 있었다.

• Journal of Power Electronics
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• 제15권1호
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• pp.216-226
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• 2015

Grid synchronization is one of the key techniques for the grid-connected power converters used in distributed power generation systems. In order to achieve fast and accurate grid synchronization, a new phase locked loop (PLL) is proposed on the basis of the complex filter matrixes (CFM) orthogonal signal generator (OSG) crossing-decoupling method. By combining first-order complex filters with relation matrixes of positive and negative sequence voltage components, the OSG is designed to extract specific frequency orthogonal signals. Then, the OSG mathematical model is built in the frequency-domain and time-domain to analyze the spectral characteristics. Moreover, a crossing-decoupling method is suggested to decouple the fundamental voltage. From the eigenvalue analysis point of view, the stability and dynamic performance of the new PLL method is evaluated. Meanwhile, the digital implementation method is also provided. Finally, the effectiveness of the proposed method is verified by experiments under unbalanced and distorted grid voltage conditions.

• ETRI Journal
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• 제30권2호
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• pp.275-281
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• 2008

A 40 Gb/s clock and data recovery (CDR) module for a fiber-optic receiver with improved phase-locked loop (PLL) circuits has been successfully implemented. The PLL of the CDR module employs an improved D-type flip-flop frequency acquisition circuit, which helps to stabilize the CDR performance, to obtain faster frequency acquisition, and to reduce the time of recovering the lock state in the event of losing the lock state. The measured RMS jitter of the clock signal recovered from 40 Gb/s pseudo-random binary sequence ($2^{31}-1$) data by the improved PLL clock recovery module is 210 fs. The CDR module also integrates a 40 Gb/s D-FF decision circuit, demonstrating that it can produce clean retimed data using the recovered clock.

• 한국마린엔지니어링학회:학술대회논문집
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• 한국마린엔지니어링학회 2005년도 전기학술대회논문집
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• pp.1005-1010
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• 2005

In this paper, it is presented a frequency modulated continuous wave radar (FMCW) for distance measurement. The frequency range is $10{\sim}11$ GHz and the sweep time of the signal is 100 ms. The test target is 0.8 m2 of metal plate. The experiment is performed in open ground and the pyramidal horn antenna of about 22 dBi gain is used. The beat frequency according to the target moving to 40 m is measured. There is a good agreement between measured and calculated results. But the resolution of the FMCW radar is not good such as about 10 cm. It is result from the nonlinear signal of voltage controlled oscillator (VCO). To improve the nonlinear characteristic of VCO, a high pass filter and phase locked loop (PLL) frequency synthesizer are included in the radar system.

• 한국통신학회논문지
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• 제19권10호
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• pp.1982-1990
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• 1994

본 논문에서는 PLL(Phase Locked Loop)의 궤환 성질을 이용한 Ku-band ($10.95\sim11.70Hz$)용 위상고정 유전체공진 발진기를 설계 및 제작하였다. 유전체 공진 발진기에 인가되는 바이어스 중 게이트 바이어스의 변화에 대한 중심 주파수의 변화를 이용하여 전압제어 주파수 변화부를 제거하였고 위상 s비교를 위해서는 샘플링 위상 비교기를 이용하였다. 위상고정 유전체 공진 발신기는 X-band 주파수 대역의 유전체 공진 발진기 신호를 샘플링 위상 비교기에 인가하여 VHF대역의 기준 신호에 위상고정 시켜 높은 주파수 안정도를 얻는 것으로 유럽형 FSS(Fixed Satellite Service)를 위한 10.00GHz로 구현하였다. 측정 결과 본 논문의 위상고정 유전체 공진 발진기는 유전체 공진 발진기보다 높은 주파수 안정도를 보였으며, 10.00GHz 에서 출력전력 8.67dBm과 2차 고조파는 -42dBc이하이었고, carrier로 보터 10kHz 벗어난 점에서 -81 dBc/Hz 이하의 위상 잡음을 얻었다.

• 전자공학회논문지
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• 제50권10호
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• pp.76-81
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• 2013

130nm CMOS 공정 라이브러리를 이용하여 125MHz로 동작하는 새로운 위상 주파수 검출기 기반 DPLL을 설계하였다. 이 DPLL은 중간 주파수대 응용을 위해 지터와 록 시간을 줄이려고 전형적인 DPLL에 반전 에지 검출기를 포함하고 있다. XOR 기반 반전 에지 검출기들은 출력을 보다 빨리 변화시키기 위하여 기준 신호보다 빠른 전이를 얻는데 사용된다. HSPICE 시뮬 레이터는 모의실험을 위해 Cadence환경에서 사용되었다. 제안된 위상 주파수 검출기를 가진 DPLL의 성능은 종래의 위상 주 파수 검출기를 가진 것의 성능과 비교하였다. 종래의 PLL은 약 0.1245 ns의 최대 지터를 가지고 록 하는데 최소 $2.144{\mu}s$가 걸린 반면에, 제안한 검출기를 가진 PLL은 약 0.1142 ns의 최대 지터를 가지고 록 하는데 $0.304{\mu}s$가 걸린다.

• 한국전자파학회:학술대회논문집
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• 한국전자파학회 2005년도 종합학술발표회 논문집 Vol.15 No.1
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• pp.191-196
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• 2005

A low-cost, high-performance 40 Gb/s clock recovery module using a phase-locked loop(PLL) for a 40 Gb/s optical receiver has been designed and implemented. It consists of a clock recovery circuit, a RF mixer and frequency discriminator for phase/frequency detection, a DR-VCO, a phase shifter, and a hold circuit. The recovered 40 GHz clock is synchronized with a stable 10 GHz DR-VCO. The clock stability and jitter characteristics of the implemented PLL-based clock recovery module has shown to significantly improve the performance of the conventional open-loop type clock recovery module with DR filter. The measured peak-to-peak RMS jitter is about 230 fs. When input signal is dropped, the 40 GHz clock is generated continuously by hold circuit. The implemented clock recovery module can be used as a low-cost and high-performance receiver module for 40 Gb/s commercial optical network.