• 전자공학회논문지C
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• 제35C권10호
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• pp.22-29
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• 1998

본 논문에서는 휴대용 영상신호처리 시스템에 집적화할 수 있는 전류예측기와 모듈형 기준전류원을 이용한 10비트 저전력 전류구동 CMOS A/D 변환기를 설계하였다. 전류예측기와 모듈형 기준 전류원을 사용함으로써 2단 플래시구조를 갖는 A/D 변환기에 비해 비교기와 기준전류원의 개수를 줄일 수 있게 되었고, 따라서 설계된 A/D변환기의 저전력 동작이 가능하였다. 설계된 10비트 저전력 전류구동 CMOS A/D 변환기는 0.6㎛ n-well single-poly triple metal CMOS 공정을 사용하여 제작되었다. +5V 단일 공급전압하에서 동작할 때 측정된 전력소모는 94.4mW이며, 아날로그 입력 전류범위는 16㎂에서 528㎂로 측정되었으며, INL과 DNL은 각각 ±1LSB, ±0.5LSB이하로 나타났다. 또한 10MSamples/s의 변환속도를 나타내었고, 제작된 10비트 전류구동 CMOS 4/D 변환기의 유효 칩면적은 1.8㎜ x 2.4㎜이다.

• 대한전자공학회논문지SD
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• 제43권1호
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• pp.27-36
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• 2006

기존의 지연 무관 (Delay-Insensitive(DI)) 데이터 인코딩 방식은 N 비트 데이터 전송에 물리적으로 2N+1 개의 도선이 필요하다. GALS(Globally Asynchronous Locally Synchronous) 시스템과 같은 대규모 칩 설계 시에 많은 도선 수로 인해 발생할 수 있는 전력 소모와 설계 복잡성을 줄이기 위해, 의사지연 무관 (Quasi D디ay-Insensitive(QDI)) 모델에 기반하고, N+1 개의 도선으로 N 비트 데이터를 전송할 수 있는 인코더와 디코더 회로를 설계한다. 이 회로들은 전류모드 다치 논리 회로(Current-Mode Multiple Valued Logic(CMMVL))를 사용하여 설계되었으며, 도선수를 줄임으로써 파생되는 효율성을 검증하기 위해 0.25 um CMOS 공정에서 기존의 DI 인코딩 방식인 dual-rail 방식 및 1-of-4 방식과 delay-power product ($D{\ast}P$) 값 측면에서 비교하였다. HSPICE를 통한 모의실험 결과 4 mm 이상의 도선의 길이에서, dual-rail 방식과는 5 MHz의 data rate 이상에서, 1-of-4 방식과는 18 MHz의 data rate 이상에서 제안된 CMML 방식이 유리하였다. 또한, 긴 도선에 버퍼를 장착한 dual-rail 방식, 1-of-4방식과의 비교에서도 개선된 CMMVL 방식이 10 mm 도선, 32 비트 데이터 전송에서 각각 4 MHz, 25 MHz data rate 이상에서 최대 $57.7\%$와 $17.9\%$의 $D{\ast}P$ 값 감소 효과를 나타냈다.

• 전자공학회논문지D
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• 제36D권1호
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• pp.47-56
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• 1999

반도체 칩의 집적도가 급격히 향상됨에 따라 칩의 I/O 수가 증ㅇ가하여 패키지의 크기가 커질 뿐 아니라 칩 자체의 가격보다 패키지의 가격이 높아지고 있는 실정이다. 따라서 집적도의 증가에 의한 I/O 수으이 증가를 억제할 수있는 방법이 요구되고 있다. 본 논문에서는 CTR(Constant-Transition-Rate) 코드 심벌 펄스의 상승 예지와 하강 예지의 위치에 따라 각각 2비트 씩의 디지털 데이터를 엔코딩함으로써 I/O 핀 수를 50% 감소 시킬 수 있는 I/O 인터페이스 회로를 제안한다. 제안한 CTR 코드의 한 심벌은 4비트 데이터를 포함하고 있어 기존의 인터페이스 회로와 비교하여 심벌 속도가 절반으로 감소되고, 엔코딩 신호의 단위 시간당 천이 수가 일정하며, 천이 위치가 넓게 분산되어 동시 스위칭 잡음(Simultaneous Switehing Noise, SSN)이 작아진다. 채널 엔코더는 논리 회로만으로 구현하고, 채널 디코더는 오버샘플링(oversampling) 기법을 이용하여 신호를 복원하는 입출력 회로를 설계하였다. 설계한 회로는 0.6${\mu}m$ CMOS SPICE 파라미터를 이용하여 시뮬레이션함으로써 동작을 검증하였으며, 동작 속도는 200 Mbps/pin 이상이 됨을 확인 하였다. 제안한 방식을 Altera사의 FPGA를 이용하여 구성하였으며, 구성한 회로는 핀 당 22.5 Mbps로 데이터를 전송함을 실험적으로 검증하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권1호
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• pp.91-105
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• 2016

Carbon Nanotube Field-Effect Transistors (CNTFETs) have been studied as candidates for post Si CMOS owing to the better electrostatic control and high mobility. To enhance the immunity against short - channel effects (SCEs), the novel channel and gate engineered architectures have been proposed to improve CNTFETs performance. This work presents a comprehensive study of the influence of channel and gate engineering on the CNTFET switching, high frequency and circuit level performance of carbon nanotube field-effect transistors (CNTFETs). At device level, the effects of channel and gate engineering on the switching and high frequency characteristics for CNTFET have been theoretically investigated by using a quantum kinetic model. This model is based on two-dimensional non-equilibrium Green's functions (NEGF) solved self - consistently with Poisson's equations. It is revealed that hetero - material - gate and lightly doped drain and source CNTFET (HMG - LDDS - CNTFET) structure can significantly reduce leakage current, enhance control ability of the gate on channel, improve the switching speed, and is more suitable for use in low power, high frequency circuits. At circuit level, using the HSPICE with look - up table(LUT) based Verilog - A models, the impact of the channel and gate engineering on basic digital circuits (inverter, static random access memory cell) have been investigated systematically. The performance parameters of circuits have been calculated and the optimum metal gate workfunction combinations of ${\Phi}_{M1}/{\Phi}_{M2}$ have been concluded in terms of power consumption, average delay, stability, energy consumption and power - delay product (PDP). In addition, we discuss and compare the CNTFET-based circuit designs of various logic gates, including ternary and binary logic. Simulation results indicate that LDDS - HMG - CNTFET circuits with ternary logic gate design have significantly better performance in comparison with other structures.

• 대한전자공학회논문지SD
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• 제45권12호
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• pp.65-72
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• 2008

이 논문은 seamless 주파수 트래킹 방법을 이용한 새로운 이중 루프 디지털 PLL(DPLL)을 제안한다. Coarse 루프와 fine 루프로 구성되는 이중 루프 구조는 빠른 획득 시간과 스위칭 잡음 억제를 위하여 successive approximation register기법과 TDC 회로를 사용하였다. 제안된 DPLL은 입력 주파수의 long-term 지터에 따른 지터 특성을 보상하기 위하여 Coarse와 fine의 코드 변환 주파수 트래킹 방법을 새로이 추가하였다. 또한, 제안된 DPLL은 넓은 주파수 동작 범위와 낮은 지터 특성 위하여 전류 제어 발진기와 V-I 변환기로 구성되는 전압제어 발진기를 채택하였다. 제안된 DPLL은 동부 하이텍 $0.18-{\mu}m$ CMOS 공정으로 구현하였으며 1.8V의 공급전압에서 0.4-2GHz의 넓은 동작 주파수 범위와 $0.18mm^2$의 적은 면적을 가진다. H-SPICE 시뮬레이션을 통하여, DPLL은 2GHz의 동작 주파수에서 18mW 파워소비와 전원잡음이 없는 경우 3psec이하의 p-p period 지터를 확인하였다.

• 대한전자공학회논문지SD
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• 제45권12호
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• pp.1-7
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• 2008

Magnetic Tunnel Junction (MTJ)는 비휘발성 소자로서 그간 기억소자분야에 국한되어왔으나, 최근 다양한 연구들에 의하여 자기논리 (magneto-logic) 회로에 사용되면서 기존 트랜지스터 기반의 논리연산자를 대체할 수 있는 가능성을 보이고 있으며, 논리회로까지 확장 적용되어 스핀전자공학 분야의 새로운 장을 열 것으로 기대되어지고 있다. 자체 저장 능력을 갖는 MTJ 소자로 구현된 자기논리 회로는 전원이 꺼져도 정보가 그대로 유지되고, 또한, 불 (Boolean) 연산 수행 시 단순한 입력변화만으로 다양한 논리 연산자 구현이 가능한 구조적인 유연성을 보이므로, 물리적으로 완성된 회로 내에서 얼마든지 재구성이 가능한 자기논리 회로를 구현할 수 있다. 본 논문에서는 단순한 조합논리나 순차논리 회로의 동작을 넘어서, 임의의 3비트 논리회로 동작을 모두 수행할 수 있는 자기논리 회로를 제안한다. 이를 위해 3비트 논리회로 중에서 최대의 복잡성을 갖는 논리회로를 MTJ 소자를 사용하여 설계하였고, 그 동작을 이전 논문에서 제안된 바 있는 macro-model을 보완 적용하여 검증하였다. 제안된 회로는 3비트로 구현할 수 있는 가장 복잡한 논리회로의 동작을 수행할 뿐만 아니라, 전류구동회로의 게이트 신호들을 변화시킴으로써 임의의 3비트 논리 회로의 동작을 모두 수행하는 것이 가능하다.

• 대한전자공학회논문지SD
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• 제44권9호
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• pp.10-17
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• 2007

기존의 트랜지스터 기반의 논리 연산자를 비휘발성 소자인 MTJ(Magnetic Tunneling Junction)로 대체하는 자기논리(magneto-logic) 회로는 그동안 기억 소자 분야에만 국한되어온 MTJ를 스핀전자공학 분야의 새로운 응용으로 논리 회로까지 확장하여 적용 가능하게 한다. 자기논리 회로는 회로 면적 면에서 우수하고 전원이 꺼져도 정보를 유지할 수 있는 장점을 가지고 있다. 또한, 불(Boolean) 연산을 수행함에 있어서 유연성을 보여, 단순히 입력을 바꾸는 것만으로도 한 MTJ 소자로 모든 논리 연산자를 구현 가능하게 한다. 이로써 물리적으로 완성된 회로 내에서, 재구성 가능한 자기논리 회로를 설계할 수 있다. 본 논문에서는 종래의 다층 입력 구조의 MTJ에 비해, 공정이 간단하고, 보다 유연한 함수 구현 능력을 갖는 단층 입력 구조의 새로운 MTJ 소자를 제안하며, 그 예로, 4비트 그레이 카운터를 설계하여 그 동작을 이전 논문에서 제안된 바 있는 macro-model을 보완 적용하여 검증하였다.

• 전기전자학회논문지
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• 제4권2호
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• pp.181-191
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• 2000

본 논문에서는 증식형 MOS 트랜지스터와 저항만을 사용하여 기준전압을 발생하기 위한 두 가지 방법을 제안하였다. 첫 번째 방법은 문턱전압에 비례하는 전압성분과 열전압에 비례하는 전압성분을 합하여 온도보상을 하는 전압모드 방식이고, 두 번째는 문턱전압에 비례하는 전류성분과 열전압에 비례하는 전류성분을 합하여 온도보상을 하는 전류모드 방식이다. 설계된 회로들을 $0.65{\mu}m$ n-well CMOS 공정 페러미터를 사용하여 HSPICE 모의실험한 결과, 전압모드 회로의 경우 공급전압에 대한 변화율은 $-30^{\circ}C{\sim}130^{\circ}C$의 온도범위에서 0.21%/V 이하이고, 온도에 대한 변화율은 $3V{\sim}12V$의 공급전압 범위에서 $48.0ppm/^{\circ}C$ 이하이다. 전류모드 회로의 경우는 공급전압에 대한 변화율이 $-30^{\circ}C{\sim}130^{\circ}C$의 온도범위에서 0.08%/V 이하이고, 온도에 대한 변화율은 $4V{\sim}12V$의 공급전압 범위에서 $38.2ppm/^{\circ}C$ 이하이다. 또한 전력소모는 5V, $30^{\circ}C$일 때 전압모드 경우와 전류모드 경우 각각 $27{\mu}W$와 $65{\mu}W$로 저전력 특성을 보인다. 제작된 전압모드 기준전압 발생회로를 측정한 결과, 공급전압에 대한 변화율은 $30^{\circ}C{\sim}100^{\circ}C$의 온도범위에서 0.63%/V 이하이고, 온도에 대한 변화율은 $3.0{\sim}6.0V$의 공급전압 범위에서 $490ppm/^{\circ}C$ 보다 작다. 제안된 회로들은 구조가 간단하기 때문에 설계가 용이하고, 특히 전류모드의 경우 넓은 범위의 기준전압 발생이 가능하다는 장점을 갖는다.