• 한국진공학회지
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• 제5권4호
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• pp.327-332
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• 1996

Tungsten(W) polycide gate 구조에서 $WSi_x$의 두께가 증가하면 열처리 공정 후 Gate oxide의 두께가 증가하며, 전기적 신뢰도가 열화 되는 현상이 발생한다. 이러한 특성 열화를 일으키는 지배적인 요인은 $WSi_x$ 증착 공정 중 유입되어 후속 열 공정에 의하여 gate oxide로 환산되는 fluorine인 것으로 밝혀졌다. 이러한 현상을 규명하기 위하여 fluorine ion implantation된 poly Si과의 특성을 비교하였으며, SIMS 및 단면 TEM을 이용한 미세 구조 연구를 실시하였다. 그러나 $WSi_x$의 두께가 600$\AA$ 이상부터는이러한 특성 열화가 포화되는 현상이 관찰되었다. 600$\AA$ 이상의 $WSi_x$ 두께에서는 미세 구조가 표면이 거칠고, porous한 phase로 구성된 상부 구조와 비교적 dense하고, 매끈한 계면 상태를 갖는 하부 구조로 이루어졌으며, porous한 표면 부위는 후속 열공정 중 oxygen-rich한 phase로 변하여 fluorine을 포획하여 oxide로의 확산을 억제하여 특성 열화가 포화되는 것으로 해석되었다.

• 한국정보통신학회논문지
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• 제20권4호
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• pp.799-804
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• 2016

본 논문에서는 비대칭 이중게이트 MOSFET의 상하단 게이트 산화막 두께에 대한 드레인 유도 장벽 감소 현상을 분석하기 위하여 전위장벽에 영향을 미치는 드레인전압에 따른 문턱전압의 변화를 관찰할 것이다. 비대칭 이중게이트 MOSFET는 상단과 하단의 게이트 산화막 두께를 다르게 제작할 수 있는 특징이 있다. 상단과 하단의 게이트 산화막 두께 변화에 따른 드레인 유도 장벽 감소 현상에 대하여 포아송방정식을 이용하여 분석하였다. 결과적으로 드레인 유도 장벽 감소 현상은 상하단 게이트 산화막 두께에 따라 큰 변화를 나타냈다. 상단과 하단 게이트 산화막 두께가 작을수록 드레인 유도 장벽은 선형적으로 감소하였다. 채널길이에 대한 드레인 유도 장벽 감소 값은 비선형적인 관계가 있었다. 고농도 채널도핑의 경우 상단 산화막 두께가 하단 산화막 두께보다 드레인 유도 장벽 감소에 더 큰 영향을 미치고 있었다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2004년도 춘계종합학술대회
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• pp.658-660
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• 2004

본 논문에서는 DG MOSFET의 main gate와 side gate사이의 산화층 두께, 그리고 main gate와 Si 기판 사이의 산화층 두께를 변화시킴으로써 전기적 특성을 조사하였다. Main gate와 side gate사이의 간화층 두께가 4nm이고 main gate와 Si 기판사이의 산화층 두께가 3nm일 때 최적의 전기적 특성을 보였다. 이때, side gate 전압은 3V, 그리고 drain 전압은 1.5V를 인가하였다. 결과적으로 DG MOSFET의 전기적 특성은 main gate와 side gate 사이의 산화층 두께보다 main gate와 Si기판사이의 산화층 두께가 중요함을 알았다.

• 한국재료학회:학술대회논문집
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• 한국재료학회 2003년도 추계학술발표강연 및 논문개요집
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• pp.176-176
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• 2003

The effects of oxide thickness and gate length of MgO/GaN metal oxide semiconductor field effect transistors (MOSFETs) on I-V, threshold voltage and breakdown voltage characteristics were examined using a drift-diffusion model. The saturation drain current scales in an inverse logarithmic fashion with MgO thickness and is < 10$^{-3}$ A.${\mu}{\textrm}{m}$$^{-1}$ for 0.5 ${\mu}{\textrm}{m}$ gate length devices with oxide thickness > 600 $\AA$ or for all 1 ${\mu}{\textrm}{m}$ gate length MOSFETs with oxide thickness in the range of >200 $\AA$. Gate breakdown voltage is > 100 V for gate length >0.5 ${\mu}{\textrm}{m}$ and MgO thickness > 600 $\AA$. The threshold voltage scales linearly with oxide thickness and is < 2 V for oxide thickness < 800 $\AA$ and gate lengths < 0.6 ${\mu}{\textrm}{m}$. The GaN MOSFET shows excellent potential for elevated temperature, high speed applications.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2013년도 추계학술대회
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• pp.698-701
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• 2013

비대칭 이중게이트(double gate; DG) MOSFET의 문턱전압이하 스윙의 게이트 산화막 두께에 대한 변화를 고찰하였으며 이를 위하여 포아송방정식의 해석학적 전위분포를 구하였다. 비대칭 DGMOSFET 소자는 대칭적 구조를 갖는 DGMOSFET와 달리 4단자 소자로서 상단과 하단의 게이트 산화막 두께 및 인가전압을 달리 설정할 수 있다. 포아송방정식을 풀 때 전하분포함수에 가우시안 함수를 적용함으로써 보다 실험값에 가깝게 해석하였다. 비대칭 DGMOSFET의 문턱전압 이하 스윙을 상 하단 게이트 산화막 두께 변화에 따라 관찰한 결과, 게이트 산화막 두께에 따라 문턱전압이하 스윙은 크게 변화하는 것을 알 수 있었다. 특히 상 하단 게이트 산화막 두께가 증가할 때 문턱전압이하 스윙 값도 증가하였으며 상단 게이트 산화막 두께의 변화가 문턱전압이하 스윙 값에 더욱 큰 영향을 미치고 있다는 것을 알 수 있었다.

• 한국정보통신학회논문지
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• 제18권4호
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• pp.885-890
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• 2014

비대칭 이중게이트(double gate; DG) MOSFET의 문턱전압이하 스윙의 게이트 산화막 두께에 대한 변화를 고찰하였으며 이를 위하여 포아송방정식의 해석학적 전위분포를 구하였다. 특히 포아송방정식을 풀 때 도핑분포함수에 가우시안 함수를 적용함으로써 보다 실험값에 가깝게 해석하였다. 비대칭 DGMOSFET 소자는 대칭적 구조를 갖는 DGMOSFET와 달리 4단자 소자로서 상단과 하단의 게이트 산화막 두께 및 인가전압을 달리 설정할 수 있다. 비대칭 DGMOSFET의 문턱전압이하 스윙을 상 하단 게이트 산화막 두께 변화에 따라 관찰한 결과, 게이트 산화막 두께에 따라 문턱전압이하 스윙은 크게 변화하는 것을 알 수 있었다. 특히 상 하단 게이트 산화막 두께가 증가할 때 문턱전압이하 스윙 값도 증가하였으며 상단 게이트 산화막 두께의 변화가 문턱전압이하 스윙 값에 더욱 큰 영향을 미치고 있다는 것을 알 수 있었다.

• 한국정보통신학회논문지
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• 제18권12호
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• pp.2939-2945
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• 2014

본 연구에서는 대칭 및 비대칭 산화막 구조를 가진 이중게이트(double gate; DG) MOSFET의 문턱전압 변화에 대하여 분석하였다. 상하단 동일한 산화막 두께을 갖는 대칭 DGMOSFET와 달리 비대칭 DGMOSFET는 상하단 게이트 산화막 두께를 다르게 제작할 수 있다. 그러므로 비대칭 DGMOSFET에서 상단과 하단게이트 산화막 두께의 크기 변화에 따라 대칭 DGMOSFET와 문턱전압을 비교하여 상하단 게이트 산화막 두께의 최적값에 대하여 고찰하고자 한다. 문턱전압을 구하기 위하여 포아송방정식에서 해석학적 전위분포모델을 유도하였으며 도핑분포함수는 가우스분포함수를 사용하였다. 문턱전압 모델을 이용하여 하단게이트 전압, 채널길이 및 채널두께 등에 따라 상하단게이트 산화막 두께가 문턱전압에 미치는 영향을 관찰하였다. 결과적으로 문턱전압은 상하단 게이트 산화막 두께에 따라 크게 변화하였으며 변화하는 경향은 하단게이트 전압, 채널길이 그리고 채널두께에 따라 매우 상이하게 나타나고 있다는 것을 알 수 있었다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2014년도 춘계학술대회
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• pp.755-758
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• 2014

본 연구에서는 대칭 및 비대칭 산화막 구조를 가진 이중게이트(double gate; DG) MOSFET의 문턱전압 변화에 대하여 분석하였다. 상하단 동일한 산화막 두께을 갖는 대칭 DGMOSFET와 달리 비대칭 DGMOSFET는 상하단 게이트 산화막 두께를 다르게 제작할 수 있다. 그러므로 비대칭 DGMOSFET에서 상단과 하단게이트 산화막 두께의 크기 변화에 따라 대칭 DGMOSFET와 문턱전압을 비교하여 상하단 게이트 산화막 두께의 최적값에 대하여 고찰하고자 한다. 문턱전압을 구하기 위하여 포아송방정식에서 해석학적 전위분포모델을 유도하였으며 도핑분포함수는 가우스분포함수를 사용하였다. 문턱전압 모델을 이용하여 하단게이트 전압, 채널길이 및 채널두께 등에 따라 상하단게이트 산화막 두께가 문턱전압에 미치는 영향을 관찰하였다. 결과적으로 문턱전압은 상하단 게이트 산화막 두께에 따라 크게 변화하였으며 변화하는 경향은 하단게이트 전압, 채널길이 그리고 채널 두께에 따라 매우 상이하게 나타나고 있다는 것을 알 수 있었다.

• 한국정보통신학회논문지
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• 제22권1호
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• pp.117-124
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• 2018

박막 두께가 다른 무접합 비정질 InGaZnO 막막 트랜지스터를 제작하고 박막 두께, 동작 온도 및 빛의 세기에 따른 소자의 성능 변수를 추출하고 게이트 산화층 항복전압을 분석하였다. 박막의 두께가 클수록 소자의 성능이 우수하나 드레인 전류의 증가로 게이트 산화층 항복전압은 감소하였다. 고온에서도 소자의 성능은 개선되었으나 게이트 산화층 항복 전압은 감소하였다. 빛의 세기가 증가할수록 광자에 의해 생성된 전자로 드레인 전류는 증가 하였으나 역시 게이트 산화층 항복전압은 감소하였다. 박의 두께가 클수록, 고온일수록, 빛의 세기가 강할수록 채널의 전자수가 증가하여 산화층으로 많이 주입되었기 때문이다. 무접합 a-IGZO 트랜지스터를 BEOL 트랜지스터로 사용하기 위해서는 박막 두께 및 동작 온도를 고려해서 산화층 두께를 설정해야 됨을 알 수 있었다.

• 전기전자학회논문지
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• 제24권1호
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• pp.194-199
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• 2020

본 논문에서는 비대칭 무접합 이중게이트 MOSFET에 대한 문턱전압이동을 상단과 하단 게이트 산화막 두께에 따라 분석하였다. 비대칭 구조에서는 상단과 하단 게이트 산화막 두께를 달리 제작할 수 있으므로 문턱전압이동을 일정하게 유지하면서 상단 게이트에서 발생할 수 있는 누설전류를 감소시키기 위하여 상단과 하단 산화막 두께를 조정할 수 있다. 이를 위하여 해석학적 문턱전압 모델을 제시하였으며 이 모델은 2차원 시뮬레이션 값과 잘 일치하였다. 결과적으로 일정한 문턱전압이동을 유지하면서 하단 게이트 산화막 두께를 감소시키면 상단 게이트 산화막 두께를 증가시킬 수 있어 상단 게이트에서 발생할 수 있는 누설전류를 감소시킬 수 있을 것이다. 특히 하단 게이트 산화막 두께가 증가하여도 문턱전압이동에는 큰 영향을 미치지 않는다는 것을 관찰하였다.