• 한국진공학회지
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• 제1권3호
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• pp.376-381
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• 1992

Tungsten silicide films were deposited on the highly phosphorus-doped poly Si/SiO2/Si substrates by Low Pressure Chemical Vapor Deposition. They were heat treated in different conditions. XTEM, SIMS and high frequency C-V analysis were conducted for characterization. It can be concluded that outdiffusion of phosphours impurity throught the silicide films lead to its depletion in the poly-Si gate region near the gate oxide, resulting in loss of capacitance and increase of effective gate oxide thickness.

• 전자공학회논문지D
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• 제36D권3호
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• pp.34-40
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• 1999

최근, 플라즈마 공정에 의해 발생하는 게이트 산화막의 손상은 게이트 산화막의 두께가 10nm이하로 감소함에 따라서 가정 중요한 신뢰성 문제들 중의 하나가 되고 있다. 플라즈마로 인한 손상은 metal 안테나 테스트 구조들을 가지고 연구되었다. Metal 안테나를 가지고 있는 NMOS에서 플라즈마로 인한 전하 축적으로 말미암아 10nm의 게이트 산화막에 전자 포획뿐만 아니라 정공 포획이 발생하는 것이 관측되었다. 정공포획은 전자 포획의 경우와 유사하게 transconductance(gm)의 감소를 일으키기는 하지만, 그 정도가 훨씬 적었다. 이는 플라즈마로 인한 축적이 정공 포획이 발생한 소자의 게이트 산화막에 가한 전기적 stress 가 전자 포획이 발생한 소자의 경우보다 훨씬 적었기 때문일 것이다. 이 이론은 산화막에서의 Fowler-Nordheim 전류 특성을 측정한 결과들에 의해 입증되었다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2013년도 춘계학술대회
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• pp.762-765
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• 2013

본 연구에서는 이중게이트 MOSFET의 게이트 산화막 두께의 변화에 따른 문턱전압이하 전류의 변화를 분석하였다. 이를 위하여 이중게이트 MOSFET의 채널 내 전위분포를 구하기 위하여 포아송방정식을 이용하였으며 이때 전하분포함수에 대하여 가우시안 함수를 사용하였다. 전위분포는 경계조건을 이용하여 채널크기에 따른 해석학적인 함수로 구하였다. 가우시안 함수의 변수인 이온주입범위 및 분포편차 그리고 게이트 산화막 두께 등에 대하여 문턱전압이하 전류 특성의 변화를 관찰하였다. 본 연구의 전위모델에 대한 타당성은 이미 기존에 발표된 논문에서 입증하였으며 본 연구에서는 이 모델을 이용하여 문턱전압이하 전류 특성을 분석하였다. 분석결과, 문턱전압이하 전류는 게이트 산화막 두께 및 가우시안 분포함수의 변수 등에 크게 영향을 받는 것을 관찰할 수 있었다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2012년도 제42회 동계 정기 학술대회 초록집
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• pp.463-463
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• 2012

ITRS (international technology roadmap for semiconductors)에 따르면 MOS(metal-oxide-semiconductor)의 CD (critical dimension)가 45 nm node이하로 줄어들면서 poly-Si/$SiO_2$를 대체할 수 있는 poly-Si/metal gate/high-k dielectric이 대두된다고 보고하고 있다. 일반적으로 high-k dielectric를 식각시 anisotropic 한 식각 형상을 형성시키기 위해서 plasma를 이용한 RIE (reactive ion etching)를 사용하고 있지만 PIDs (plasma induced damages)의 하나인 PIED (plasma induced edge damage)의 발생이 문제가 되고 있다. PIED의 원인으로 plasma의 direct interaction을 발생시켜 gate oxide의 edge에 trap을 형성시키므로 그 결과 소자 특성 저하가 보고되고 있다. 그러므로 본 연구에서는 이에 차세대 MOS의 high-k dielectric의 식각공정에 HDP (high density plasma)의 ICP (inductively coupled plasma) source를 이용한 원자층 식각 장비를 사용하여 PIED를 줄일 수 있는 새로운 식각 공정에 대한 연구를 하였다. One-monolayer 식각을 위한 1 cycle의 원자층 식각은 총 4 steps으로 구성 되어 있다. 첫 번째 step은 Langmuir isotherm에 의하여 표면에 highly reactant atoms이나 molecules을 chemically adsorption을 시킨다. 두 번째 step은 purge 시킨다. 세 번째 step은 ion source를 이용하여 발생시킨 Ar low energetic beam으로 표면에 chemically adsorbed compounds를 desorption 시킨다. 네 번째 step은 purge 시킨다. 결과적으로 self limited 한 식각이 이루어짐을 볼 수 있었다. 실제 공정을 MOS의 high-k dielectric에 적용시켜 metal gate/high-k dielectric CMOSFETs의 NCSU (North Carolina State University) CVC model로 구한 EOT (equivalent oxide thickness)는 변화가 없으면서 mos parameter인 Ion/Ioff ratio의 증가를 볼 수 있었다. 그 원인으로 XPS (X-ray photoelectron spectroscopy)로 gate oxide의 atomic percentage의 분석 결과 식각 중 발생하는 gate oxide의 edge에 trap의 감소로 기인함을 확인할 수 있었다.

• 한국정보통신학회논문지
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• 제18권2호
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• pp.425-430
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• 2014

본 연구에서는 이중게이트 MOSFET의 게이트 산화막 두께 변화에 따른 문턱전압이하 전류의 변화를 분석하였다. 이중게이트 MOSFET의 채널 내 전위분포를 구하기 위하여 포아송방정식을 이용하였으며 이때 전하분포함수에 대하여 가우시안 함수를 사용하였다. 전위분포는 경계조건을 이용하여 채널크기에 따른 해석학적인 함수로 구하였다. 가우시안 함수의 변수인 이온주입범위 및 분포편차 그리고 게이트 산화막 두께 등에 대하여 문턱전압이하 전류 특성의 변화를 관찰하였다. 본 연구의 전위모델에 대한 타당성은 이미 기존에 발표된 논문에서 입증하였으며 본 연구에서는 이 모델을 이용하여 문턱전압이하 전류 특성을 분석하였다. 분석결과, 문턱전압이하 전류는 게이트 산화막 두께 및 가우시안 분포함수의 변수 등에 크게 영향을 받는 것을 관찰할 수 있었다.

• 반도체디스플레이기술학회지
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• 제14권2호
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• pp.41-45
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• 2015

From 20nm technology node, the finFET has become standard device for ULSI's. However, the finFET process made stacking gate non-volatile memory obsolete. Some reported capacitor-less DRAM structure by utilizing the FBE. We present possible non-volatile memory device structure similar to the dual gate MOSFET. One of the gates is left floating. Since body of the finFET is only 40nm thick, control gate bias can make electron tunneling through the floating gate oxide which sits across the body. For programming, gate is biased to accumulation mode with few volts. Simulation results show that the programming electron current flows at the interface between floating gate oxide and the body. It also shows that the magnitude of the programming current can be easily controlled by the drain voltage. Injected electrons at the floating gate act similar to the body bias which changes the threshold voltage of the device.

• 전기전자학회논문지
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• 제19권4호
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• pp.514-519
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• 2015

본 논문에서는 이중 게이트 junctionless MOSFET 의 성능 최적화를 위하여 다중 게이트 형태를 적용하여 평가한다. 금속 게이트들 사이의 일함수가 서로 다르므로 다중 게이트 구조를 적용할 경우 금속게이트 길이에 따라 소스와 드레인 주변의 전위를 조절할 수 있다. 동작 전류와 누설 전류 그리고 동작 전압은 게이트 구조에 의해 조절이 가능하며 이로 인한 동작 특성 최적화가 가능하다. 본 연구에서는 반도체 소자 시뮬레이션을 통하여 junctionless MOSFET 의 최적화를 구현하고 분석하는 연구를 수행 한다.

• Transactions on Electrical and Electronic Materials
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• 제17권5호
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• pp.302-305
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• 2016

In this paper, a low on-resistance and high current driving capability trench gate power metal-oxide-semiconductor field-effect transistor (MOSFET) incorporating a current sensing feature is proposed and evaluated. In order to realize higher cell density, higher current driving capability, cost-effective production, and higher reliability, self-aligned trench etching and hydrogen annealing techniques are developed. While maintaining low threshold voltage and simultaneously improving gate oxide integrity, the double-layer gate oxide technology was adapted. The trench gate power MOSFET was designed with a 0.6 μm trench width and 3.0 μm cell pitch. The evaluated on-resistance and breakdown voltage of the device were less than 24 mΩ and 105 V, respectively. The measured sensing ratio was approximately 70:1. Sensing ratio variations depending on the gate applied voltage of 4 V ~ 10 V were less than 5.6%.

• 한국진공학회지
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• 제8권4A호
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• pp.490-495
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• 1999

In 0.18 $\mu \textrm m$ LOGIC device, the etch rate of NMOS polysilicons is different from that of PMOS polysilicons due to the state of polysilicon to manufacture gate line. To control the etch profile, we tested the ratio of $Cl_2$/HBr gas and the total chamber pressure, and also we reduced Back He pressure to get the vertical profile. In the case of manufacturing the gate photoresist line, we used Bottom Anti-Reflective Coating (BARC) to protect refrection of light. As a result we found that $CF_4O_2$ gas is good to etch BARC, because of high selectivity and good photoresist line profile after etching BARC. in the results of the characterization of plasma damage to the antenna effect of gate oxide, NO type thin film(growing gate oxide in 0, ambient followed by an NO anneal) is better than wet type thin film(growing gate oxide in $0_2+H_2$ ambient).

• 한국표면공학회지
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• 제33권4호
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• pp.217-221
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• 2000

The gate oxide thickness is becoming thinner and thinner in order to speed up the semiconductor CMOS devices. We have investigated very thin$ SiO_2$ gate oxide layers and found anomaly between the thickness determined with capacitance measurement and these obtained with cross-sectional high resolution transmission electron microscopy. The thicknesses difference of the two becomes important for the thickness of the oxide below 5nm. We propose that the variation of dielectric constant in thin oxide films cause the anomaly. We modeled the behavior as (equation omitted) and determined $\varepsilon_{bulk}$=3.9 and $\varepsilon_{int}$=-4.0. We predict that optimum $SiO_2$ gate oxide thickness may be $20\AA$ due to negative contribution of the interface dielectric constant. These new results have very important implication for designing the CMOS devices.s.