• 한국전기전자재료학회논문지
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• 제22권5호
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• pp.386-389
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• 2009

The electrical characteristics and annealing effects of tunneling dielectrics stacked with $SiO_2$ and $Si_{3}N_{4}$ were investigated. I-V characteristics of band gap engineered tunneling gate stacks consisted of $Si_{3}N_{4}/SiO_2/Si_{3}N_{4}$ (NON), $SiO_2/Si_{3}N_{4}/SiO_2$ (ONO) dielectrics were evaluated and compared with $SiO_2$ single layer using the MOS (metal-oxide-semiconductor) capacitor structure. The leakage currents of engineered tunneling barriers (ONO, NON stacks) are lower than that of the conventional $SiO_2$ single layer at low electrical field. Meanwhile, the engineered tunneling barriers have larger tunneling current at high electrical field. Furthermore, the increased tunneling current through engineered tunneling barriers related to high speed operation can be achieved by annealing processes.

• 전기전자학회논문지
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• 제22권4호
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• pp.1234-1237
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• 2018

본 논문에서는 planar MOSFET 대비 on 저항 감소 및 스위칭 속도 개선의 장점이 있는 4H-SiC trench MOSFET응용을 위하여 trench MOSFET 중요 이슈 중 하나인 sub-trench의 개선연구를 수행하였다. sub-trench의 제거를 위하여 Ar reshape 공정을 수행하였고, 온도와 공정시간을 변화해가며 trench 형태의 변화를 관찰하였다. 그 결과 $1500^{\circ}C$, 20분 조건에서 가장 적절한 sub-trench 완화를 확인하였다. 또한 Ar reshape 공정 이후 건식/습식 산화공정을 진행하여 결정방향에 따른 산화막 두께변화에 대해 확인하였다.

• 한국전기전자재료학회논문지
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• 제36권2호
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• pp.125-128
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• 2023

Recently, as the process of the MOS device becomes more detailed, and the degree of integration thereof increases, many problems such as leakage current due to an increase in electron tunneling due to the thickness of SiO₂ used as a gate oxide have occurred. In order to overcome the limitation of SiO₂, many studies have been conducted on HfO₂ that has a thermodynamic stability with silicon during processing, has a higher dielectric constant than SiO₂, and has an appropriate band gap. In this study, HfO₂, which is attracting attention in various fields, was doped with Al and the change in properties according to its concentration was studied. Al-doped HfO₂ thin film was deposited using Plasma Enhanced Atomic Layer Deposition (PEALD), and the structural and electrical characteristics of the fabricated MIM device were evaluated. The results of this study are expected to make an essential cornerstone in the future field of next-generation semiconductor device materials.

• 한국전기전자재료학회논문지
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• 제36권6호
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• pp.588-593
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• 2023

The advantage of OTFT technology is that large-area circuits can be manufactured on flexible substrates using a low-cost solution process such as inkjet printing. Compared to silicon-based inorganic semiconductor processes, the process temperature is lower and the process time is shorter, so it can be widely applied to fields that do not require high electron mobility. Materials that have utility as electrode materials include carbon that can be solution-processed, transparent carbon thin films, and metallic nanoparticles, etc. are being studied. Recently, a technology has been developed to facilitate charge injection by coating the surface of the Al electrode with solution-processable titanium oxide (TiOx), which can greatly improve the performance of OTFT. In order to commercialize OTFT technology, an appropriate method is to use a complementary circuit with excellent reliability and stability. For this, insulators and channel semiconductors using organic materials must have stability in the air. In this study, carbon-doped Mo (MoC) thin films were fabricated with different graphite target power densities via unbalanced magnetron sputtering (UBM). The influence of graphite target power density on the structural, surface area, physical, and electrical properties of MoC films was investigated. MoC thin films deposited by the unbalanced magnetron sputtering method exhibited a smooth and uniform surface. However, as the graphite target power density increased, the rms surface roughness of the MoC film increased, and the hardness and elastic modulus of the MoC thin film increased. Additionally, as the graphite target power density increased, the resistivity value of the MoC film increased. In the performance of an organic thin film transistor using a MoC gate electrode, the carrier mobility, threshold voltage, and drain current on/off ratio (I_on/I_off) showed 0.15 cm²/V·s, -5.6 V, and 7.5×10⁴, respectively.

• 대한전자공학회논문지SD
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• 제48권5호
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• pp.25-33
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• 2011

본 논문에서는 CIS 응용을 위해 제한된 폭을 가지는 10비트 50MS/s 0.13um CMOS 3단 파이프라인 ADC를 제안한다. 통상 CIS에 사용되는 아날로그 회로에서는 수용 가능한 조도 범위를 충분히 확보하기 위해 높은 전원전압을 사용하여 넓은 범위의 아날로그 신호를 처리한다. 그 반면, 디지털 회로에서는 전력 효율성을 위해 낮은 전원전압을 사용하므로 제안하는 ADC는 해당 전원전압들을 모두 사용하여 넓은 범위의 아날로그 신호를 낮은 전압 기반의 디지털 데이터로 변환하도록 설계하였다. 또한 2개의 잔류 증폭기에 적용한 증폭기 공유기법은 각 단의 증폭동작에 따라 전류를 조절함으로써 증폭기의 성능을 최적화 하여 전력 효율을 더욱 향상시켰다. 동일한 구조를 가진 3개의 FLASH ADC에서는 인터폴레이션 기법을 통해 비교기의 입력 단 개수를 절반으로 줄였으며, 프리앰프를 제거하여 래치만으로 비교기를 구성하였다. 또한 래치에 입력 단과 출력 단을 분리하는 풀-다운 스위치를 사용하여 킥-백 잡음으로 인한 문제를 최소화하였다. 기준전류 및 전압회로에서는 온-칩 저 전력 전압구동회로만으로 요구되는 정착시간 성능을 확보하였으며, 디지털 교정회로에는 신호특성에 따른 두 종류의 레벨-쉬프트 회로를 두어 낮은 전압의 디지털 데이터가 출력되도록 설계하였다. 제안하는 시제품 ADC는 0.35um thick-gate-oxide 트랜지스터를 지원하는 0.13um CMOS로 제작되었으며, 측정된 DNL 및 INL은 10비트에서 각각 최대 0.42LSB, 1.19LSB 수준을 보이며, 동적 성능은 50MS/s 동작속도에서 55.4dB의 SNDR과 68.7dB의 SFDR을 보인다. 시제품 ADC의 칩 면적은 0.53$mm^2$이며, 2.0V의 아날로그 전압, 2.8V 및 1.2V 등 두 종류의 디지털 전원전압에서 총 15.6mW의 전력을 소모한다.

• 한국진공학회지
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• 제21권5호
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• pp.273-278
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• 2012

현재 Hf (Hafnium)을 기반으로한 게이트 유전체의 연구는 여러 분야에서 다양하게 진행되어져 왔다. 이는 기존의 $SiO_2$보다 유전상수 값이 크고, 또한 계속되는 scaling-down 공정에서도 양자역학적인 터널링을 차단하는 특성이 뛰어나기 때문이다. MOSFET 구조에서 유전체 박막의 두께 감소로 인한 전기적 특성 저하를 보완하기 위해서 high-K 재료가 대두되었고 현재 주를 이루고 있다. 그러나 현재까지 $HfO_2$에 대한 nano-mechanical 특성 연구는 부족한 상태이므로 본 연구에서는 게이트 절연층으로 최적화하기 위하여 $HfO_2$ 박막의 nano-mechanical properties를 자세히 조사하였다. 시료는 rf magnetron sputter를 이용하여 Si (silicon) 기판 위에 Hafnium target으로 산소유량(4, 8 sccm)을 달리하여 증착하였고, 이후 furnace에서 400에서 $800^{\circ}C$까지 질소분위기에서 20분간 열처리를 실시하였다. 실험결과 산소 유량을 8 sccm으로 증착한 시료가 열처리 온도가 증가할수록 누설전류 특성 성능이 우수 해졌다. Nano-indenter로 측정하고 Weibull distribution으로 정량적 계산을 한 결과, $HfO_2$ 박막의 stress는 as-deposited 시료를 기준으로 $400^{\circ}C$에서는 tensile stress로 변화되었다. 그러나 온도가 증가(600, $800^{\circ}C$)할수록 compressive stress로 변화 되었다. 특히, $400^{\circ}C$ 열처리한 시료에서 hardness 값이 (산소유량 4 sccm : 5.35 GPa, 8 sccm : 5.54 GPa) 가장 감소되었다. 반면에 $800^{\circ}C$ 열처리한 시료에서는(산소유량 4 sccm : 8.09 GPa, 8 sccm : 8.17 GPa) 크게 증가된 것을 확인하였다. 이를 통해 온도에 따른 $HfO_2$ 박막의 stress 변화를 해석하였다.

• 한국재료학회:학술대회논문집
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• 한국재료학회 2009년도 추계학술발표대회
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• pp.24.1-24.1
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• 2009

Tantalum carbo-nitride($T_aC_xN_y$) films were deposited with chemical vapor deposition(CVD) using tert-butylimido tris-diethylamido tantalum (TBTDET, $^tBu-N=Ta-(NEt_2)_3$, $Et=C_2H_5$, $^tBu=C(CH_3)_3$) between $350^{\circ}C$ and $600^{\circ}C$ with argon as a carrier gas. Fourier transform infrared (FT-IR)spectroscopy was used to study the thermal decomposition behavior of TBTDET in the gas phase. When the temperature was increased, C-H and C-N bonding of TBTDET disappeared and the peaks of ethylene appeared above $450^{\circ}C$ in the gas phase. The growth rate and film density of $T_aC_xN_y$ film were in the range of 0.1nm/min to 1.30nm/min and of $8.92g/cm^3$ to $10.6g/cm^3$ depending on the deposition temperature. $T_aC_xN_y$ films deposited below $400^{\circ}C$ were amorphous and became polycrystal line above $500^{\circ}C$. It was confirmed that the $T_aC_xN_y$ film was a mixture of TaC, graphite, $Ta_3N_5$, TaN, and $Ta_2O_5$ phases and the oxide phase was formed from the post deposition oxygen uptake. With the increase of the deposition temperature, the TaN phase was increased over TaC and $Ta_3N_5$ and crystallinity, work function, conductivity and density of the film were increased. Also the oxygen uptake was decreased due to the increase of the film density. With the increase of the TaC phase in $T_aC_xN_y$ film, the work function was decreased to 4.25eV and with the increase of the TaN phase in $T_aC_xN_y$ film,it was increased to 4.48eV.

• 한국정보통신학회논문지
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• 제19권12호
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• pp.2899-2904
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• 2015

3차원 순차적 집적회로에서 열에 의한 손상으로 생성되는 계면 포획 전하가 트랜지스터의 드레인 전류-게이트 전압 특성에 미치는 영향을 소개한다. 2차원 소자 시뮬레이터를 이용해서 산화막 층에 계면 포획 전자 분포를 추출한 결과를 설명한다. 이 계면 포획 전자분포를 고려한 3차원 순차적 집적회로에서 Inter Layer Dielectric (ILD)의 길이에 따른 하층 트랜지스터의 게이트 전압의 변화에 따라서 상층 트랜지스터의 문턱전압 $V_{th}$의 변화량에 대해서 소개한다. 상대적으로 더 늦은 공정인 상층 $HfO_2$층 보다 하층 $HfO_2$층과 양쪽 $SiO_2$층이 열에 의한 영향을 더 많이 받았다. 계면 포획 전하 밀도 분포를 사용하지 않았을 때 보다 사용 했을 때 $V_{th}$ 변화량이 더 적게 변하는 것을 확인 했다. 3차원 순차적 인버터에서 ILD의 길이가 50nm이하로 짧아질수록 점점 더 $V_{th}$ 변화량이 급격히 증가하였다.

• 한국진공학회지
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• 제7권3호
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• pp.195-200
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• 1998

본 연구에서는 강유전체 박막의 게이트 산화물로 사용한 $Pt/SrBi_2Ta_2O_9(SBT)/CeO_2/Si(MFS)$와 Pt/SBT/Si(MFS) 구조의 결정 구조 및 전기적 성질 의 차이를 연구하였다. XRD 및 SEM 측정 결과 SBT/$CeO_2$/Si박막은 약5nm정도의 $SiO_2$층 이 형성되었고 비교적 평탄한 계면의 미세구조를 가지는 반면, SBT/Si는 각각 약6nm와 7nm정도의 $SiO_2$층과 비정질 중간상층이 형성되었음을 알 수 있다. 즉 CeO2 박막을 완충층 으로 사용함으로써 SBT박막과 Si기판의 상호 반응을 적절히 억제할 수 있음을 확인하였다. Pt/SBT/$CeO_2/Pt/SiO_2$/와 Pt/SBT/Pt/$SiO_2$/Si구조에서 Polarization-Electric field(P-E) 특 성을 비교해 본 결과 CeO2박막의 첨가에 따라 잔류분극값은 감소하였고 항전계값은 증가하 였다. MFIS구조에서 memory window값은 항전계값과 직접적 관련이 있으므로 이러한 항 전계값의 증가는 MFIS구조에서의 memory window값이 증가할 수 있음을 나타낸다. Pt-SBT(140nm)/$CeO_2$(25nm)/Si구조에서 Capacitance-Voltage(C-V) 측정 결과로부터 동작 전압 4-6V에서 memory wondows가 1-2V정도로 나타났다. SBT박막의 두께가 증가할수록 memory window값은 증가하였는데 memory wondows가 1-2V정도로 나타났다. SBT박막의 두께가 증가할수록 memory window값은 증가하였는데 이는 SBT박막에 걸리는 전압강하가 증가하기 때문인 것으로 생각되어진다. Pt/SBT/$CeO_2$/Si의 누설전류는 10-8A/cm2정도였고 Pt/SBT/Si 구조에서는 약10-6A/cm2정도로 약간 높은 값을 나타내었다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2008년도 추계학술대회 논문집 Vol.21
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• pp.145-145
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• 2008

High-k materials have been paid much more attention for their characteristics with high permittivity to reduce the leakage current through the scaled gate oxide. Among the high-k materials, $ZrO_2$ is one of the most attractive ones combing such favorable properties as a high dielectric constant (k= 20 ~ 25), wide band gap (5 ~ 7 eV) as well as a close thermal expansion coefficient with Si that results in good thermal stability of the $ZrO_2$/Si structure. During the etching process, plasma etching has been widely used to define fine-line patterns, selectively remove materials over topography, planarize surfaces, and trip photoresist. About the high-k materials etching, the relation between the etch characteristics of high-k dielectric materials and plasma properties is required to be studied more to match standard processing procedure with low damaged removal process. Among several etching techniques, we chose the inductively coupled plasma (ICP) for high-density plasma, easy control of ion energy and flux, low ownership and simple structure. And the $BCl_3$ was included in the gas due to the effective extraction of oxygen in the form of $BCl_xO_y$ compounds. During the etching process, the wafer surface temperature is an important parameter, until now, there is less study on temperature parameter. In this study, the etch mechanism of $ZrO_2$ thin film was investigated in function of $Cl_2$ addition to $BCl_3$/Ar gas mixture ratio, RF power and DC-bias power based on substrate temperature increased from $10^{\circ}C$ to $80^{\circ}C$. The variations of relative volume densities for the particles were measured with optical emission spectroscopy (OES). The surface imagination was measured by scanning emission spectroscope (SEM). The chemical state of film was investigated using energy dispersive X-ray (EDX).