• ETRI Journal
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• 제34권2호
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• pp.284-287
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• 2012

Quantum-dot cellular automata (QCA) is one of the few alternative computing platforms that has the potential to be a promising technology because of higher speed, smaller size, and lower power consumption in comparison with CMOS technology. This letter proposes an optimized full comparator for implementation in QCA. The proposed design is compared with previous works in terms of complexity, area, and delay. In comparison with the best previous full comparator, our design has 64% and 85% improvement in cell count and area, respectively. Also, it is implemented with only one clock cycle. The obtained results show that our full comparator is more efficient in terms of cell count, complexity, area, and delay compared to the previous designs. Therefore, this structure can be simply used in designing QCA-based circuits.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2017년도 추계학술대회
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• pp.429-432
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• 2017

본 논문에서는 고성능 비교기를 이용한 전파정류 애너지 하베스팅 회로를 설계하였다. 설계된 회로는 크게 Negative Voltage Converter, Active Diode단으로 나뉜다. 그리고 Active Diode단에 포함된 비교기는 3-stage 형태로 구현 하였으며 Pre-amplification, Decision circuit, Output buffer단으로 나뉜다. 이 비교기는 Propagation delay를 줄이고 하베스팅 회로의 전압 및 전력 효율을 향상 시키는 것이 주된 목적이다. 제안된 회로는 Magna $0.35{\mu}m$ CMOS 공정으로 설계하였으며, 모의실험을 통해 동작을 검증하였다. 설계된 에너지 하베스팅 회로의 칩 면적은 $612{\mu}m{\times}444{\mu}m$이다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2017년도 추계학술대회
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• pp.425-428
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• 2017

본 논문에서는 진동 에너지를 이용하여 에너지를 수확하는 전파 정류 하베스팅 회로를 설계하였다. 설계된 회로는 저전압에서도 전력효율이 우수하도록 Beta-Multiplier를 이용하여 Body-Bias technique을 Negative Voltage Converter에 적용하였으며, Comparator를 Bulk-Driven type으로 설계하였다. 제안된 회로는 $0.35{\mu}m$ CMOS 공정으로 설계하였으며, 설계된 회로의 칩 면적은 $931{\mu}m{\times}785{\mu}m$이다.

• 한국전자통신학회논문지
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• 제14권3호
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• pp.529-536
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• 2019

스마트 센서 시스템에 압전 에너지 하베스터를 적용하기 위해서는 AC-DC 정류기를 비롯한 에너지 하베스트 인터페이스 회로가 필수적이다. 본 논문에서는 기본적인 회로인 Full Bridge Rectifier(: FBR) 회로와 동기식 압전 에너지 하베스트 인터페이스 회로의 성능을 보드레벨 시뮬레이션으로 비교하였다. 그 결과, 동기식 압전 에너지 하베스트 인터페이스 회로 중 하나인 Synchronous Electric Charge Extraction(: SECE) 회로가 FBR에 비해 출력 전력이 약 4 배 이상 더 컸고, 부하 변동에도 변화가 거의 없었다. 그리고, 출력 전압이 40V 이상인 압전 에너지 하베스터용 SECE 회로에 필수적인 고전압 비교기를 0.35 um BCD 공정으로 설계하였다. 설계한 고전압 비교기를 적용한 SECE 회로는 출력 전력이 FBR 회로 보다 427 % 향상됨을 검증하였다.

• 대한전자공학회논문지
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• 제27권11호
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• pp.126-134
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• 1990

CMOS VLSI 기술에서 고속으로 데이타를 인식하기 위해서는 비교적 낮은 전달 콘덕턴스와 MOS 소자 장치들의 불균형을 극복하는 것이 중요하다. 그러나 CMOS 소자들의 한계 때문에 VLSI 회로설계는 일반적으로 CMOS 동작에 알맞도록 바이폴라 A/D(analog-to-digital)변환기가 사용되었다. 또한 파이프라인으로 종속 연결된 RSA에 의하여 전압 비교가 이뤄지는 VLSI CMOS 비교기를 설계하였다. 따라서 본 논문에서는 파이프라인으로 연결된 CMOS 비교기와 병합한 A/D 변환기를 설계하였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2014년도 추계학술대회
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• pp.278-281
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• 2014

본 논문에서는 진동에너지 하베스팅을 위한 세 가지 종류의 전파 정류기를 비교 분석 하였다. 첫번째 정류기는 두 개의 능동 다이오드(active diode)와 두 개의 MOSFET로 구성된 전파 정류기로 능동 다이오드의 비교기는 정류기의 출력으로부터 전력을 공급받는다. 두 번째는 네 개의 MOSFET로 구성된 정류기와 하나의 능동 다이오드로 구성된 2단 정류기이며, 마찬가지로 비교기는 정류기의 출력으로부터 전력을 공급받는다. 세 번째는 두 번째 정류기와 동일한 구조이나 비교기의 전력을 정류기의 입력으로부터 공급받는 input-powered 정류기이다. 이 정류기들을 0.35um CMOS 공정으로 설계하고 모의실험을 통해 성능을 비교, 분석하였다. 부하가 큰 경우에는 첫 번째 정류기를 이용하는 것이, 부하가 작은 경우에는 두 번째 정류기를 이용하는 것이 효율적인 측면에서 유리하다. 또한 효율보다는 진동에너지의 유무에 따른 전력 소모가 중요하다면 세 번째 정류기가 유리하다.

• 대한전자공학회논문지SD
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• 제45권12호
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• pp.22-28
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• 2008

본 논문은 SOC 응용을 위한 효율적인 8비트 AD 변환기(Analog-to-Digital Converter)를 설계하였다. 이 구조는 2개의 수정된 4 비트 플래시 AD 변환기로 구성되었고, 그것은 기존의 플래시 AD 변환기 보다 더 효율적인 구조를 가지고 있다. 이것은 입력신호에 연결된 저항들의 일정 범위를 예측하고 초기 예측을 기반으로 입력신호에 가까운 위치를 정한다. 입력신호의 예측은 전압예측기에 의하여 가능하다. 4비트 해상도를 가진 경우 수정된 플래시 AD 변환기는 단지 6개의 비교기가 필요하다. 그러므로 8비트 AD 변환기는 12개의 비교기와 32개의 저항을 사용한다. 이 AD 변환기의 변환속도는 기존의 플래시 AD 변환기와 거의 같지만 비교기와 저항의 수가 줄어들기 때문에 다이의 면적의 소모를 현저하게 줄일 수 있다. 이것은 반 플래시 AD 변환기보다 더 적은 비교기를 사용한다, 본 논문에서 구현한 회로들은 LT SPICE 컴퓨터 소프트웨어 툴을 이용하여 시뮬레이션 하였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2017년도 추계학술대회
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• pp.421-424
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• 2017

본 논문에서는 진동 감지기가 있는 전파 정류 하베스팅 회로를 설계하였다. 설계된 회로는 진동 감지기와 능동다이오드를 통해 진동이 감지될 때에만 동작하며, 진동이 없을 때 비교기를 off시켜 $C_{STO}$에 저장된 에너지의 누설을 방지한다. 커패시터에 저장된 에너지는 레벨 변환기와 능동다이오드의 구동에 사용된다. 진동 감지기는 Hysteresis 기능이 있는 Schmitt Trigger와 피크검출기로 구현하였다. 제안된 회로는 $0.35{\mu}m$ CMOS 공정으로 설계하였으며, 모의실험을 통해 동작을 검증하였다. 설계된 에너지 하베스팅 회로의 칩 면적은 $590{\mu}m{\times}583{\mu}m$이다.

• 한국통신학회논문지
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• 제18권12호
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• pp.1983-1993
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• 1993

본 논문에서는 full-flash A/D 변환기에서 전력소모를 줄이는 방법과 그의 회로를 제안하였다. Full-flash A/D 변환기에서 해상도가 증가하면 전압비교기의 수는 지수함수적으로 증가하며 모든 전압비교기가 항상 동작하여 전력 소모가 많으므로 제안하는 구조에서는 입력 신호의 크기에 까라 그 영역에 해당하는 위치에 있는 전압비교기를 선택적으로 켜줌으로써 전력 소모를 줄인다. 입력 신호의 크기를 판별하기 위하여 입력 신호의 범위를 찾는 회로를 설계하였다. 클리치 잡음을 줄일 수 있는 클럭 발생회로를 설계하여 사용함으로써 전압 비교기의 전류원에서 발생하는 잡음을 일반적인 클럭을 사용했을 때와 비교하여 1/4로 줄였다. 설계한 A/D 변환기는 out-off 주파수가 5GHz 인 1.2 m의 BiCMOS 공정으로 제작하였다. 이는 350Msamples /s의 변환 속도를 가지며 소모 전력은 900mW이다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제9권2호
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• pp.85-90
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• 2009

This paper presents a single supply PLC SoC ASIC with a built-in analog Front-end circuit. To achieve the low power consumption along with low cost, this PLC SoC employs fully CMOS Analog Front End (AFE) and several LDO regulators (LDOs) to provide the internal power for Logic Core, DAC and Input/output Pad driver. The receiver part of the AFE consists of Pre-amplifier, Gain Amplifier and 1 bit Comparator. The transmitter part of the AFE consists of 10 bit Digital Analog Converter and Line Driver. This SoC is implemented with 0.18 ${\mu}m$ 1 Poly 5 Metal CMOS Process. The single supply voltage is 3.3 V and the internal powers are provided using LDOs. The total power consumption is below 30 mA at stand-by mode to meet the Eco-Design requirement. The die size is 3.2 $\times$ 2.8 $mm^{2}$.