• 전자공학회논문지
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• 제50권2호
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• pp.122-133
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• 2013

올-디지털 위상 고정 루프에 사용되는 고해상도 위상-디지털 변환기 설계에 있어서, 위상-주파수 검출기와 시간-디지털 변환기로 이루어진 위상-디지털 변환기에 활용될 수 있는 간단한 구조의 아비터 기반 위상 결정 회로를 제안한다. 제안한 위상 결정 회로는 기존에 개발된 위상 결정 회로보다 적은 전력소모와 보다 작은 입력-출력 지연 시간을 가지면서도 두 펄스 사이의 매우 작은 위상 차이도 구별할 수 있다. 제안한 위상 결정 회로는 130um CMOS 공정을 사용하여 구현되었고, 트랜지스터 레벨에서 시뮬레이션으로 검증되었다. 제안한 위상 결정 회로를 이용한 오프셋과 데드존이 없는 5비트의 위상-디지털 변환기도 검증되었다. 또한 배수주기 고정 문제가 없고 위상 오프셋이 매우 적은 지연 고정 루프를 제안하였다. 제안한 지연 고정 루프는 위상-디지털 변환기의 해상도를 PVT 변화에 무관하게 항상 원하는 대로 정확히 고정시키는 용도로 활용된다.

• 전자공학회논문지
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• 제52권6호
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• pp.50-56
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• 2015

본 논문에서는 모바일 응용에 적합한 고효율의 빠른 응답 특성을 가지는 히스테리틱 벅 변환기를 제안한다. 기존 히스테리틱 변환기의 문제점인 큰 출력 전압 리플과 작은 용량의 전력 인덕터 사용의 어려움을 삼각파 신호 발생기를 통해 해결하였다. 그리고 부하 전류에 따라 가변하는 스위칭 주파수를 PLL(Phase Locked Loop)구조를 사용하여 일정하게 함으로써 주변 IC에 미치는 EMI(Electro Magnetic Interference)잡음을 최소화 하였다. 이 회로는 BCDMOS 0.35um 2-poly 4-metal 공정으로 제작되었으며, 측정 결과 입력전압 3.7V, 출력전압 1.2V 부하 전류 50~500mA 범위에서 20mV 이하의 출력 전압 리플을 나타내며 170mA 이상의 부하 전류를 구동하는 경우 2MHz의 고정된 스위칭 주파수에서 동작하였다.

• 한국정보통신설비학회:학술대회논문집
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• 한국정보통신설비학회 2005년도 하계학술대회
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• pp.159-165
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• 2005

The proposed optical transmitter is composed of FF(flip flop) , PLL (phase locked loop), reference clock generator, serializer and LD driver 10x250 Mb/s data arrays are translated to the 2.5 Gb/s data signal by serializer. In this case, 1 data bus is allocated usually as a reference clock for synchronization. In this proposed optical transmitter, 125 MHz reference clock is generated from 10x250 Mb/s data arrays by reference clock generator. From this method. absent of reference clock bus is available and more data transmission become possible. To achieve high speed operation, the serializer circuit is designed as two stacks. For 10:1 serialization, 10 clocks that have 1/10 lambda differences is essential, so the VCO (voltage controlled oscillator) composed of 10 delay buffers is designed. PLL is for runing at 250 MHz, and dual PFD(phase frequency detector) is adopted for fast locking time. The optical transmitter is designed by using 0.35 um CMOS technology.

• 한국전자파학회논문지
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• 제30권5호
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• pp.348-355
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• 2019

UHF 및 초고주파 대역의 RFID 시스템은 13.56 MHz 대역 RFID에 비해 RFID 리더 전방 수 m 반경 안에 위치한 복수 개의 태그 정보를 역산란 방식으로 읽을 수 있어 유통 물류 등 다양한 분야에 응용되고 있다. 하지만 반경이 넓으면서 특정한 위치에 있는 태그만을 인식하는 응용분야에서는 태그의 위치 센싱이 어려워 적용에 어려움이 있다. 이에 본 연구에서는 기존 RFID 리더에서 주파수의 조정만으로 태그의 위치 정보를 센싱하도록 함으로써 특정 거리의 태그만을 인식할 수 있는 RFID 시스템을 새롭게 제안한다. 제안된 시스템의 가능성을 검증하기 위하여 PLL을 이용하여 주파수를 가변하는 RFID 리더와 부하변조방식으로 역산란하는 태그를 2.4GHz 대역에서 구현하고 주파수 가변을 통해 태그의 위치를 센싱 할 수 있는 시스템을 실험적으로 검증하였다. 검증 결과, 주파수 조정으로 태그의 위치를 센싱할 수 있음을 확인하였다.

• 대한전자공학회논문지SD
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• 제47권5호
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• pp.94-99
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• 2010

본 논문에서는 디지털 제어 발진기의 전력소모를 최적화하는 설계기법을 제안한다. 디지털 제어 발진기의 Coarse tuning 비트수와 Fine tuning 비트수를 조절하여 LSB Resolution, 주파수 범위, 선형성, 이식성에는 영향을 주지 않고 전력소모를 최적화한다. 이를 위해 제어 비트에 따른 디지털 제어 발진기의 전력소모 변화를 분석하였다. 본 논문에서는 0.13um 1.2V CMOS 라이브러리를 이용하여 제안한 설계기법을 적용한 경우와 그렇지 않은 경우를 모두 설계, 모의실험 및 검증하였다. 제안한 설계기법을 적용한 디지털 제어 발진기는 모의실험결과 283MHz부터 1.1GHz의 클록을 생성할 수 있으며, LSB Resolution은 1.7ps이다. 디지털 제어 발진기의 출력 주파수가 1GHz일 때 전력소모는 2.789mW이다.

• 대한전자공학회논문지SD
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• 제47권12호
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• pp.75-82
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• 2010

본 논문은 다중대역 송수신기 CMOS RFIC 단일 칩을 위한 광대역 델타시그마 분수분주형 주파수합성기에 관한 것이다. 광대역 VCO의 LC Tank에 6-bit Switched Capacitor Array Bank를 작용하여 2340~3940 MHz의 출력주파수 범위를 가지도록 하였으며, 위상동기 전 Capacitor Bank Code를 선택하기위한 VCO Frequency Calibration 회로는 전체 주파수대역에서 $2{\mu}s$이하로 보정을 마치는 뛰어난 성능을 보여준다. 광대역 VCO로부터 T-DMB/DAB/FM Radio의 LO 신호를 생성하기 위해 선택 가능한 다중분주비 ${\div}2$, ${\div}16$, ${\div}32$를 가지는 LO 신호 발생기는 L-Band (1173 ~ 1973 MHz), VHF-III (147 ~ 246 MHz), VFH-II (74~123 MHz)에서 I/Q신호를 생성한다. Integrated Phase Noise는 전체 대역에서 0.8 degree RMS 이하로 측정되어 매우 낮은 위상잡음을 보여주었다. 또한, VCO Frequency Calibration 시간을 포함하는 주파수합성기의 전체 동기시간은 $50{\mu}s$ 이하로 측정되었다. 이 광대역 델타시그마 분수분주형 주파수합성기는 $0.13{\mu}m$ CMOS공정으로 제작되었으며, 1.2 V 전원전압에서 15.8 mA의 전류를 소모한다.

• 한국통신학회논문지
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• 제23권4호
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• pp.1100-1112
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• 1998

본 연구에서 망동기 시스템의 동기 기준 클럭과 시스템 클럭간에 발생하는 위상 오차를 최소화하기 위한 새로운 위상 오차 검출방식이 제안되었고 이 방식을 디지털 처리 위상 동기 루프(digital processing phase locked loop:DP-PLL) 시스템에 적용하였다. 두 클럭간에 발생하는 위상 오차는 지연된 n-탭 상승 에지 클럭으로 구성한 위상 오차 검출기에 의해 위상 오차 변이 (PEV:Phase Error Variation)로 출력된다. 위상 오차 변이는 5ns해상도로 검출되며 검출된 위상 오차 변이는 알고리즘에 의해 최적의 D/A변환기 계수를 추적하면서 위상 동기를 유지한다. 실험결과 위상 검출기는 빠르고 정확한 위상 추적 특성을 갖고 있으며 루프제어 알고리즘은 우수한 지터 억압 특성을 나타내었다.

• 대한전자공학회논문지SD
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• 제48권4호
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• pp.39-50
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• 2011

본 논문에서는 패널 내부 인터페이스의 하나인 2세대 AiPi+의 클록-데이터 복원 회로(Clock & Data Recovery)를 제안하였다. 제안하는 클록-데이터 복원 회로의 속도는 기존 AiPi+ 보다 빠른 1.25 Gbps 로 향상되었으며 다중 위상 클록을 생성하기 위하여 Delay-Locked Loop(DLL)를 사용하였다. 본 논문에서는 패널 내부 인터페이스의 저전력, 작은 면적의 이슈를 만족하는 클록-데이터 복원 회로를 설계하였다. 매우 간단한 방법으로 자동적으로 Harmonic-locking 문제를 해결할 수 있는 주파수 검출기 구조를 제안하여 기존 주파수 검출기(Frequency Detector)의 복잡도, 전류 소모, 그리고 외부 인가에 따른 문제를 개선하였으며, 전압 제어 지연 라인(Voltage Controlled Delay Line) 에서 상승/하강 시간 차이에 따른 에지의 사라짐 현상을 막기 위해서 펄스 폭의 최대치를 제한하는 펄스 폭 오류 보정 방법을 사용하였다. 제안하는 클록-데이터 복원 회로는 CMOS 0.18 ${\mu}m$ 공정으로 제작되었으며 면적은 $660\;{\mu}m\;{\times}\;250\;{\mu}m$이고, 공급 전압은 1.8 V이다. Peak-to-Peak 지터는 15 ps, 입력 버퍼, 이퀄라이저, 병렬화기를 제외한 클록-데이터 복원 회로의 소모 전력은 5.94 mW 이다.

• 대한전자공학회논문지SD
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• 제48권2호
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• pp.7-13
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• 2011

본 논문에서는 디지털 위상고정루프(All-digital PLL)를 구성하는 핵심 블록인 시간-디지털 변환기(Time-to-Digital Converter)를 제안하고 구현하였다. 본 연구에서는 게이티드 링 오실레이터 시간-디지털 변환기(GRO-TDC)의 기본 구조에 버니어 지연단(VDL)을 이용하여 다중 위상을 얻음으로써 보다 높은 해상도를 얻을 수 있는 구조를 제안하였다. 게이티드 링 오실레이터(GRO)는 총 7개의 지연셀을 사용하였고, 버니어 지연단(VDL) 3단을 이용하여 총 21개의 다중 위상을 사용하여 시간-디지털 변환기(TDC)를 설계하였다. 제안한 회로는 $0.13{\mu}m$ 1P-6M CMOS 공정을 사용하여 설계 및 구현하였다. 측정결과, 제안한 시간-디지털 변환기(TDC)의 최대 입력 주파수는 100MHz이고, 해상도는 26ps로 측정되었으며, 출력은 8-비트이며, 검출이 가능한 최대 위상 차이는 5ns의 위상 차이까지 검출이 가능하였다. 전력 소비는 측정된 Enable 신호의 크기에 따라 최소 8.4mW에서 최대 12.7mW로 측정되었다.