• 마이크로전자및패키징학회지
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• 제10권2호
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• pp.61-67
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• 2003

고집적 플립 칩 기술을 위한 $50{\mu}m$ 직경의 극미세 58Bi-42Sn 솔더 범프와 Au/Ni/Ti UBM의 계면 반응에 따른 금속간 화합물을 분석하였다. 증발증착법과 lift-off 방법으로 극미세 Bi-Sn 솔더 범프를 형성하고 급속열처리 장비를 이용하여 리플로 공정을 실시하였다. 리플로 공정에서의 냉각속도를 변화시키면서 제작한 솔더 범프의 표면과 단면을 주사전자현미경으로 관찰하였다 $Au(0.1{\mu}m)$/Ni/Ti UBM 위의 극미세 58Bi-42Sn 솔더 범프의 표면과 내부에서 facet 특성을 갖는 다각형의 금속간 화합물들이 다수 관찰되었다. 주사전자현미경의 EDS 분석과 X-선 회절분석으로 확인한 결과 이 금속간 화합물은 $(Au_xBi_yNi_{1-x-y})Sn_2$상임을 확인하였다.

• 마이크로전자및패키징학회지
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• 제13권4호
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• pp.37-43
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• 2006

플립칩 공정에 Sn 범프를 적용하기 위해 도금전류밀도와 전류모드에 따른 Sn 도금막의 표면 거칠기와 경도를 측정하였다. 전류밀도 $5{\sim}50\;ma/cm^{2}$에서 전기도금한 Sn 도금막은 $2.0{\sim}2.4{\mu}m$의 표면 거칠기를 나타내었으며, 직류모드보다 펄스모드로 형성한 Sn 도금막에서 표면 거칠기가 감소하였다 할로겐 램프를 사용하여 $300^{\circ}C$에서 3초간 유지하는 표면 열처리에 의해 Sn 도금의 표면 거칠기가 $1\;{\mu}m$ 정도로 현저히 저하되었다. 전류밀도 $5{\sim}50mA/cm^{2}$에서 전기도금한 Sn 도금막은 10 Hv의 경도를 나타내었다. Sn 범프들을 이용하여 플립칩 본딩한 시편들은 $33{\sim}17m{\Omega}$의 낮은 접속저항을 나타내었다.

• 마이크로전자및패키징학회지
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• 제19권2호
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• pp.35-39
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• 2012

플립칩 접합시 발생하는 계면반응 거동과 접합특성을 계면에 생성되는 금속간화합물의 관점에서 접근하였다. 이를 위하여 Al/Cu와 Al/Ni의 under bump metallization(UBM) 층과 Sn-Cu계 솔더(Sn-3Cu, Sn-0.7Cu)와의 반응에 의한 금속간화합물의 형성거동 및 계면접합성을 분석하였다. Al/Cu UBM 상에서 Sn-0.7Cu 솔더를 리플로우한 경우에는 솔더/UBM 계면에서 금속간화합물이 형성되지 않았으며, Sn-3Cu를 리플로우한 경우에는 계면에서 생성된 $Cu_6Sn_5$ 금속간화합물이 spalling 되어 접합면이 분리되었다. 반면에 Al/Ni UBM 상에서 Sn-Cu계 솔더를 리플로우한 경우에는 0.7 wt% 및 3 wt%의 Cu 함량에 관계없이 $(Cu,Ni)_6Sn_5$ 금속간화합물이 계면에 형성되어 있었으며, 계면접합이 안정적으로 유지되었다.

• Journal of Welding and Joining
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• 제29권6호
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• pp.65-70
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• 2011

The effect of flip chip bonding parameters on formation of intermetallic compounds (IMCs) between Au stud bumps and Sn-3.5Ag solder was investigated. In this study, flip chip bonding temperature was performed at $260^{\circ}C$ and $300^{\circ}C$ with various bonding times of 5, 10, and 20 sec. AuSn, $AuSn_2$ and $AuSn_4$ IMCs were formed at the interface of joints and (Au, Cu)$_6Sn_5$ IMC was observed near Cu pad side in the joint. At bonding temperature of $260^{\circ}C$, $AuSn_4$ IMC was dominant in the joint compared to other Au-Sn IMCs as bonding time increased. At bonding temperature of $300^{\circ}C$, $AuSn_2$ IMC clusters, which were surrounded by $AuSn_4$ IMC, were observed in the solder joint due to fast diffusivity of Au to molten solder with increased bonding temperature. Bond strength of Au stud bump joined with Sn-3.5Ag solder was about 23 gf/bump and fracture mode of the joint was intergranular fracture between $AuSn_2$ and $AuSn_4$ IMCs regardless bonding conditions.

• 마이크로전자및패키징학회지
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• 제18권1호
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• pp.41-47
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• 2011

Currently, there is widespread adoption of silicon-based technologies for the implementation of radio frequency (RF) integrated passive devices (IPDs) because of their low-cost, small footprint and high performance. Also, the need for high speed data transmission and reception coupled with the ever increasing demand for mobility in consumer devices has generated a great interest in low cost devices with smaller form-factors. The UWB BPF makes use of lumped IPD technology on a silicon substrate CSMP (Chip Scale Module Package). In this paper, this filter shows 2.0 dB insertion loss and 15 dB return loss from 7.0 GHz to 9.0 GHz. To the best of our knowledge, the UWB band-pass-filter developed in this paper has the smallest size ($1.4\;mm{\times}1.2\;mm{\times}0.40\;mm$) while achieving equivalent electrical performance.

• Journal of Welding and Joining
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• 제26권1호
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• pp.37-43
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• 2008

• 대한용접접합학회:학술대회논문집
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• 대한용접접합학회 2000년도 특별강연 및 춘계학술발표대회 개요집
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• pp.170-173
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• 2000

• 한국방사선학회논문지
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• 제8권7호
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• pp.371-376
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• 2014

CdTe 멀티에너지 X선 영상센서와 ROIC를 패키징 하기 위한 flip chip bump bonding, Au wire bonding 및 encapsulation 공정조건을 개발하였으며 성공적으로 모듈화 하였다. 최적 flip chip bonding 공정 조건은 접합온도 CdTe 센서 $150^{\circ}C$, ROIC $270^{\circ}C$, 접합압력 24.5N, 접합시간 30s일 때이다. ROIC에 형성된 SnAg bump의 bonding이 용이하도록 CdTe 센서에 비하여 상대적으로 높은 접합온도를 설정하였으며, CdTe센서가 실리콘 센서에 비하여 쉽게 파손되는 것을 고려하여 접합압력을 최소화하였다. 패키징 완료된 CdTe 멀티에너지 X선 모듈의 각각 픽셀들은 단락이나 합선 등의 전기적인 문제점이 없는 것을 X선 3D computed tomography를 통해 확인할 수 있었다. 또한 Flip chip bump bonding후 전단력은 $2.45kgf/mm^2$ 로 측정되었으며, 이는 기준치인 $2kgf/mm^2$ 이상으로 충분한 접합강도를 가짐을 확인하였다.

• 마이크로전자및패키징학회지
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• 제21권1호
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• pp.1-6
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• 2014

고출력 LED 패키지의 열적 경로(thermal path)를 줄이기 위해 플립칩 본딩법에 대한 연구가 활발히 진행되고 있다. 본 연구에서는 Au-Sn 열압착 본딩 및 Sn-Ag-Cu(SAC) 리플로우 본딩을 이용하여 본딩 특성 및 열적특성을 비교 평가 하였다. Au-Sn 열압착 본딩은 50 N에서 $300^{\circ}C$의 접합온도로 본딩하였고, SAC 솔더는 솔더페이스트를 인쇄한 후 리플로우법으로 피크온도 $255^{\circ}C$에서 30 sec에서 본딩하였다. SAC 솔더를 사용한 LED 패키지의 전단강도는 $5798.5gf/mm^2$로 Au-Sn 열압착 본딩의 $3508.5gf/mm^2$에 비해 1.6배 높았다. 파단면과 단면분석 결과 Au-Sn, SAC 솔더 모두 LED 칩 내부에서 파단이 일어나는 것을 관찰하였다. 반면 Au-Sn 열압착 본딩 샘플의 열저항은 SAC솔더 접합 샘플에 비해 낮았으며, SAC 솔더 접합부 내부의 기공에 의해 열저항이 커짐을 알 수 있었다.

• 마이크로전자및패키징학회지
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• 제20권4호
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• pp.69-74
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• 2013

In this paper, the impact of integrating large number of I/O (Input-Output) and Core power Delivery Network (PDN) on a 6 layers Flip-Chip Ball Grid Array (FCBGA) package is investigated. The impact of core induced supply noise on high-speed I/O interfaces, and high-speed I/O interface's supply noise coupling to adjacent high-speed I/O interfaces' jitter impact are studied. Concurrent stress validation software is used to induce SSO noise on each individual I/O interfaces; and at the same time; periodic noise is introduced from Core PDN into the I/O PDN domain. In order to have the maximum coupling impact, a prototype package is designed to merge the I/O and Core PDN as one while impact on jitter on each I/O interfaces are investigated. In order to understand the impact of the Core to I/O and I/O to I/O noise, the on-die noise measurements were measured and results were compared with the original PDN where each I/O and Core PDN are standalone and isolated are used as a benchmark.