• 한국정보과학회논문지:시스템및이론
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• 제32권2호
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• pp.75-84
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• 2005

이 연구는 공간적/시간적 지역성의 효과론 이용하기 위하여 SRAM 버퍼를 사용하는 고성능 NAND-Type 플래쉬 메모리 패키지의 설계에 관한 것이다. 제안된 SRAM 버퍼를 내장한 새로운 NAND형 플래쉬 메모리 패키지 구조는 크게 세 부분으로 구성되어 있다. 즉, 작은 블록 크기의 완전 연관 희생 버퍼(victim buffer)와 큰 블록 크기를 지원하는 완전 연관 공간 버퍼(spatial buffer), 그리고 동적 페칭 유닛(dynamic fetching unit)으로 구성되어 있다. 제안하는 새로운 NAND 형 플래쉬 메모리 패키지는 기존의 NAND형 플래쉬 메모리 구조와 비교할 때 매우 뛰어난 성능 향상 및 저 전력 소비를 이끌어낼 수 있다. 시뮬레이션 결과에 따르면 제안된 NAND 플래쉬 메모리 패키지는 기존의 NAND 플래쉬 메모리와 비교하여 접근 실패율에서는 70%, 평균 메모리 접근 시간에서는 67%의 감소 효과를 보여준다. 더욱이 주어진 크기(e.g., 3KB)의 SRAM 버퍼를 이용한 제안된 패키지는 여덟 배 크기의 직접 사상 버퍼(e.g., 32KB)를 이용한 패키지 및 두 배 크기의 완전 연관 버퍼(e.g., 8KB)를 이용한 패키지보다도 평균 접근 실패율 및 평균 메모리 접근 시간에서 더욱 우수한 성능 향상을 이끌어낼 수 있다.

• 한국정보전자통신기술학회논문지
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• 제13권3호
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• pp.184-196
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• 2020

본 논문에서는 배터리 관리 시스템 (BMS)에서 2차 전지 배터리를 통해 흐르는 전류의 정밀한 측정을 위한 cascaded-of-integrator feedforward (CIFF) 구조의 단일 비트 2차 델타-시그마 모듈레이터를 제안하였다. 제안된 모듈레이터는 2개의 스위치드 커패시터 적분기, 단일 비트 비교기, 비중첩 클록 발생기 및 바이어스와 같은 주변 회로로 구현하였다. 제안된 구조는 낮은 공통 모드 입력 전압을 가지는 low-side 전류 측정 방법에 적용되도록 설계되었다. Low-side 전류 측정 방법을 사용하면 회로 설계에 부담이 줄어들게 되는 장점을 가진다. 그리고 ±30mV 입력 전압을 15비트 해상도를 가지는 ADC로 분해하기 때문에 추가적인 programmable gain amplifier (PGA)를 구현할 필요가 없어 수 mW의 전력소모를 줄일 수 있다. 제안된 단일 비트 2차 CIFF 델타-시그마 모듈레이터는 350nm CMOS 공정으로 구현하였으며 5kHz 대역폭에 대해 400의 oversampling ratio (OSR)로 95.46dB의 signal-to-noise-and-distortion ratio (SNDR), 96.01dB의 spurious-free dynamic range (SFDR) 및 15.56비트의 effective-number-of-bits (ENOB)을 달성하였다. 델타 시그마 모듈레이터의 면적 및 전력 소비는 각각 670×490㎛2 및 414㎼이다.

• 한국해안해양공학회지
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• 제11권1호
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• pp.56-67
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• 1999

장기간의 해양 모니터링을 위해서는 종합관측부이를 국산화하여 활용하는 것이 요구된다. 이런 요구에 부응하여 한국과 비슷한 여건의 대만 성공대학과 공동연구를 통해 종합관측부이 제작기술을 도입하여 이를 한국에서 효율적으로 해양 환경 모니터링에 활용할 수 있게 발전·개선시켰다. 부이의 크기는 육상 운반과 해상 설치에 편리하도록 직경 2.5m로, NOAA의 3.0m 부이보다 작다. 부이의 동적특성을 수치모델로 해석하였는데, 주기가 4초 이상의 파랑을 관측하는 데는 문제가 없는 것으로 나타났다. 부이의 관측 및 제어 시스템을 개선하여 더 많은 관측센서를 부착할 수 있고, 전원 소모량을 줄이고 또 자료의 분석 및 관리 기능을 높혔다. 이 논문에서는 개선된 종합관측부이의 각 구성부분을 자세히 설명하였다. 종합관측부이는 풍향, 풍속,기온, 습도, 기압 및 파랑 등 기존의 해양 기상 요소에다 수온, 염분, DO, pH 및 탁도 등 해양환경 요소를 첨가하였다. 원해에 설치된 부이로부터 실시간 자료 전송을 위해 Inmarsat 위성통신 시스템을 이용하였다. 개선 제작된 부이는 포항 앞바다에서 1개월 간의 시범 운영을 통하여 계류, 자료 송신에 대한 성능 실험과 파랑자료를 검증하기 위하여 네덜란드의 Datawell사의 Wave-rider부이와 동시 관측 실험을 수행하였는데, 좋은 결과를 얻었다.

• 전기전자학회논문지
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• 제27권4호
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• pp.644-649
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• 2023

DRAM(Dynamic Random Access Memory) 스케일링 과정에서 발생하는 셀간 거리의 감소에 따라 STI(Shallow Trench Isolation)두께 감소는 문턱이하 누설이 증가되는 패싱워드라인 효과를 유발한다. 인접한 패싱워드라인에 인가된 전압으로 인한 문턱이하누설 전류의 증가는 데이터 보존시간에 영향을 주며, 리프레시의 동작 횟수가 증가되어 DRAM의 소비 전력을 증가시키는 요인이 된다. 본 논문에서는 TCAD Simulation을 통해 패싱워드라인 효과에 대한 원인을 확인한다. 결과적으로, 패싱워드라인 효과가 발생하는 DRAM 동작상황을 확인하고, 이때 패싱워드라인 효과로 인해 전체 누설전류의 원인에 따른 비중이 달라지는 것을 확인하였다. 이를 통해, GIDL(Gate Induced Drain Leakage)에 의한 누설전류뿐만 아니라 문턱이하 누설전류를 고려의 필요성을 확인하며 이에 따른 DRAM 구조의 개선 방향의 지침이 될 수 있다.

• 대한전자공학회논문지SD
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• 제46권3호
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• pp.75-85
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• 2009

본 논문에서는 two-carrier W-CDMA 응용과 같이 고해상도, 저전력 및 소면적을 동시에 요구하는 3G 통신 시스템 응용을 위한 13비트 100MS/s 0.13um CMOS ADC를 제안한다. 제안하는 ADC는 4단 파이프라인 구조를 사용하여 고해상도와 높은 신호처리속도와 함께 전력 소로 및 면적을 최적화하였다. 입력 단 SHA 회로에는 면적 효율성을 가지멸서 고속 고해상도로 동작하는 게이트-부트스트래핑 회로를 적용하여 1.0V의 낮은 전원 전압동작에서도 신호의 왜곡없이 Nyquist 대역 이상의 입력 신호를 샘플링할 수 있도록 하였다. 입력 단 SHA 및 MDAC에는 낮은 임피던스 기반의 캐스코드 주파수 보상 기법을 적용한 2단 증폭기 회로를 사용하여 Miller 주파수 보상 기법에 비해 더욱 적은 전력을 소모하면서도 요구되는 동작 속도 및 안정적인 출력 조건을 만족시키도록 하였으며, flash ADC에 사용된 래치의 경우 비교기의 입력 단으로 전달되는 킥-백 잡음을 줄이기 위해 입력 단과 출력 노드를 클록 버퍼로 분리한 래치 회로를 사용하였다. 한편, 제안하는 시제품 ADC에는 기존의 회로와는 달리 음의 론도 계수를 갖는 3개의 전류만을 사용하는 기준 전류 및 전압 발생기를 온-칩으로 집적하여 잡음을 최소화하면서 시스템 응용에 따라 선택적으로 다른 크기의 기준 전압 값을 외부에서 인가할 수 있도록 하였다. 제안하는 시제품 ADC는 0.13um 1P8M CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 13비트 해상도에서 각각 최대 0.70LSB, 1.79LSB의 수준을 보이며, 동적 성능으로는 100MS/s의 동작 속도에서 각각 최대 64.5dB의 SNDR과 78.0dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $1.22mm^2$이며, 1.2V 전원 전압과 100MS/s의 동작 속도에서 42.0mW의 전력을 소모하여 0.31pJ/conv-step의 FOM을 갖는다.

• 한국방사선학회논문지
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• 제6권3호
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• pp.207-215
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• 2012

광 역학치료(Photodynamic therapy: PDT) 중 하나인 기존의 LED 광 조사는 연속파(Continuous wave: C.W) 방식의 635 nm 파장으로 여드름 치유에 가장 많이 사용되어 왔으나, 이 방식은 에너지효율이 낮고 생체조직에 열이 많이 발생하여 개선의 방안이 필요했다. 본 논문에서는 에너지효율을 높이고 여드름 치료를 위하여 생체조직에서의 열적 파괴현상을 방지하기위해 PWM(펄스 폭 변조: Pulse Width Modulation)을 활용한 여드름 치료용 LED 광 조사장치를 설계하였다. 시스템 구성은 크게 Timer 모듈, PWM 모듈, 광학전달 장치로 크게 세구성하여 설계하였으며, 여드름 치료를 위한 피부 투과 깊이를 높이기 위하여 광학전달 장치는 660 nm 파장의 1 W LED를 사용하였다. PWM 제어를 이용하여 발생된 주파수와 파형을 확인하고, 660 nm LED의 출력에너지 및 생체조직의 표면온도를 확인하여 안정적인 에너지출력과 생체조직의 안정성에 대해 평가하였다. 그 결과 여드름 치료를 위한 660 nm 파장의 1 W LED 광 에너지를 얻기 위하여 C.W 방식으로 사용하였을 경우 전력손실이 높고 생체조직에서의 열적 파괴현상을 보였으나, PWM 방식을 구현함으로써 펄스 폭 변조를 통하여 LED의 전력소모를 낮추었고, 생체조직의 열적 파괴현상이 나타나지 않아 여드름 치료를 위해 사용할 경우 C.W 방식보다 PWM 방식이 더 안전하고 효과적일 것으로 사료된다.

• 한국산학기술학회논문지
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• 제21권5호
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• pp.458-465
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• 2020

본 연구의 목적은 제주지역 거시경제 전망모형을 이용하여 제주지역 사회의 중요한 정책에 대한 효과분석을 수행하는 것이다. 이를 위해, 본 연구에서는 기존의 Ko, et al.(2012) 모형을 본 연구의 목적에 맞게 확대·개편하였다. 연구의 주요 결과를 요약하면 다음과 같다. 첫째, 정책효과 분석을 위해, 2017년까지의 관련 통계자료와 데이터베이스를 갱신·점검하고, 새로운 대내외 정책변수들과 모듈(module)을 확대·추가함으로써 모형의 현실 설명력을 향상시켰다. 그리고 제주경제의 산업구조 변화에 따라 모형에서 설정된 산업구조를 보다 세분화시켰으며, 특히 케인즈 이론의 수요측면까지 모형에서 동시에 고려할 수 있도록 모형의 구조를 확장시켰다. 둘째, 모형의 평가에서는 구(舊)모형에 비해 본 연구의 모형에 대한 예측력이 우수한 것으로 평가되었다. 다만, 일부 내생변수에서 향후 지속적인 자료의 보완을 통해 보다 개선된 모형 개발의 시사점을 얻을 수 있었다. 셋째, 제2공항 건설에 따른 정책효과 분석결과, GRDP 1.25배, 고용 1.2배, 민간소비 1.48배, 투자 2.06배 증대되는 효과를 보이는 것으로 분석되었다. 그리고 경제성장률은 제2공항을 건설할 경우가 그렇지 않을 때보다 연평균 1.6%p 높은 것으로 분석되었다. 마지막으로 본 연구의 결과는 제주특별자치도의 정책의 사결정에 있어 직·간접적으로 활용될 수 있을 것으로 기대된다.

• 대한전자공학회논문지SD
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• 제48권5호
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• pp.25-33
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• 2011

본 논문에서는 CIS 응용을 위해 제한된 폭을 가지는 10비트 50MS/s 0.13um CMOS 3단 파이프라인 ADC를 제안한다. 통상 CIS에 사용되는 아날로그 회로에서는 수용 가능한 조도 범위를 충분히 확보하기 위해 높은 전원전압을 사용하여 넓은 범위의 아날로그 신호를 처리한다. 그 반면, 디지털 회로에서는 전력 효율성을 위해 낮은 전원전압을 사용하므로 제안하는 ADC는 해당 전원전압들을 모두 사용하여 넓은 범위의 아날로그 신호를 낮은 전압 기반의 디지털 데이터로 변환하도록 설계하였다. 또한 2개의 잔류 증폭기에 적용한 증폭기 공유기법은 각 단의 증폭동작에 따라 전류를 조절함으로써 증폭기의 성능을 최적화 하여 전력 효율을 더욱 향상시켰다. 동일한 구조를 가진 3개의 FLASH ADC에서는 인터폴레이션 기법을 통해 비교기의 입력 단 개수를 절반으로 줄였으며, 프리앰프를 제거하여 래치만으로 비교기를 구성하였다. 또한 래치에 입력 단과 출력 단을 분리하는 풀-다운 스위치를 사용하여 킥-백 잡음으로 인한 문제를 최소화하였다. 기준전류 및 전압회로에서는 온-칩 저 전력 전압구동회로만으로 요구되는 정착시간 성능을 확보하였으며, 디지털 교정회로에는 신호특성에 따른 두 종류의 레벨-쉬프트 회로를 두어 낮은 전압의 디지털 데이터가 출력되도록 설계하였다. 제안하는 시제품 ADC는 0.35um thick-gate-oxide 트랜지스터를 지원하는 0.13um CMOS로 제작되었으며, 측정된 DNL 및 INL은 10비트에서 각각 최대 0.42LSB, 1.19LSB 수준을 보이며, 동적 성능은 50MS/s 동작속도에서 55.4dB의 SNDR과 68.7dB의 SFDR을 보인다. 시제품 ADC의 칩 면적은 0.53$mm^2$이며, 2.0V의 아날로그 전압, 2.8V 및 1.2V 등 두 종류의 디지털 전원전압에서 총 15.6mW의 전력을 소모한다.

• 대한전자공학회논문지SD
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• 제37권6호
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• pp.85-96
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• 2000

Fully Differential 연산 증폭기 회로는 SCF(Switched Capacitor Filter), D/A 컴버터, A/D 컨버터, 통신 회로 등의 VLSI 설계시 외부 부하 구동에 필수적이다. 기존의 CMOS 연산 증폭기 회로는 CMOS 기술에 따른 여러 가지 단점을 갖는데 우선 큰 부하 용량에 대한 구동 능력이 양호하지 못하고, 집적도의 증가에 따른 전원 전압의 감소로 인해 입출력 전압의 동작 특성이 저하되어 전체 회로의 동특성 법위가 감소된다. 이러한 단잠들을 개선하기 위하여 출력부의 출력 스윙을 늘릴 수 있는 차동 출력 구조를 사용한 회로가 Fully Differential 연산 증폭기 회로이며, 단일 출력 구조의 연산 증폭기 보다 스윙 폭이 향상된다. Fully Differential 연산 증폭기의 구성에서 전류 미러가 그 성능을 결정하며, 따라서 큰 출력 스윙과 안정된 회로 동작을 위해서는 출력 저항이 크고, 기준 전류와의 정합이 잘 되는 전류 미러의 설계가 중요하다. 본 논문에서는 큰 출력 저항과 기준 전류와의 정합 특성이 우수한 새로운 전류 미러를 제시하였다. 출력 스윙을 키우고 전력 소모를 줄이기 위해 새로운 전류 미러를 사용하여 2단 증폭 형태의 Fully Differential 연산 증폭기를 설계하였으며, 설계한 증폭기는 레이아웃으로 구현하여 시뮬레이션 프로그램(SPICE3f)을 통하여 성능을 검증하였다.

• 한국정보통신학회논문지
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• 제16권9호
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• pp.1847-1855
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• 2012

클록 보정회로를 가진 1V 1.6-GS/s 6-비트 flash 아날로그-디지털 변환기 (ADC: analog-to-digital converter)가 제안된다. 1V의 저전압에서 고속 동작의 입력단을 위해 bootstrapped 아날로그 스위치를 사용하는 단일 track/hold 회로가 사용되며, 아날로그 노이즈의 감소와 고속의 동작을 위해 평균화 기법이 적용된 두 단의 프리앰프와 두 단의 비교기가 이용된다. 제안하는 flash ADC는 클록 보정회로에 의해 클록 duty cycle과 phase를 최적화함으로 flash ADC의 동적특성을 개선한다. 클록 보정 회로는 비교기를 위한 클록의 duty cycle을 제어하여 evaluation과 reset 시간을 최적화한다. 제안된 1.6-GS/s 6-비트 flash ADC는 1V 90nm의 1-poly 9-metal CMOS 공정에서 제작되었다. Nyquist sampling rate인 800 MHz의 아날로그 입력신호에 대해 측정된 SNDR은 32.8 dB이며, DNL과 INL은 각각 +0.38/-0.37 LSB, +0.64/-0.64 LSB이다. 구현된 flash ADC의 면적과 전력소모는 각각 $800{\times}500{\mu}m2$와 193.02 mW 이다.