• 한국항해항만학회지
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• 제36권1호
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• pp.69-74
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• 2012

오늘날 글로벌 수 출입 공급망 내에서 항만 하역작업의 효율성은 아주 중요하다. 해상운송에서는 컨테이너화와 더불어 늘어나는 화물량을 극복하기 위해서 초대형선의 운항이 일반화 되고 있다. 따라서 컨테이너 터미널의 관리자들은 안벽작업의 효율성을 극대화하기 위하여 더블 사이클과 듀얼 사이클 방법을 시도하고 있다. 또한, 야드 트랙터의 할당의 효율성을 높이기 위해서 야드 트랙터 풀링 방법이 제시되었다. 본 논문에서는 기존의 풀링 방법들과 듀얼 사이클을 고려한 풀링 방법의 비교를 통해서 듀얼 사이클의 효율성을 분석하였다. YT 할당 모형은 시뮬레이션 분석 소프트웨어인 Arena를 이용하여 수립되었다. 실험결과 듀얼 사이클이 많은 것이 항상 크레인 생산성을 높이는 것은 아닌 것으로 분석되었다.

• 한국항해항만학회지
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• 제33권8호
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• pp.555-562
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• 2009

컨테이너 터미널의 주요 생산성 지표는 안벽에서의 작업 효율성이라 할 수 있다. 안벽에서는 Q/C(Quay Crane)이라는 장비가 접안 선박의 컨테이너를 하역한다. Q/C의 작업 생산성을 높이기 위해서는 좀 더 효율적인 Y/T(Yard Tractor)운영 방식이 필요하다. 기존 작업 방식(싱글 사이클)에서는 양하작업 이후 적하 작업이 이루어진다. 듀얼 사이클이란 양하작업과 적하 작업을 동시에 함으로써 안벽 생산성과 야드 트랙터의 이용률을 높이는 방법이다. 터미널에서 듀얼 사이클의 도입은 추가적인 장비의 도입 없이 운영에서의 변화만을 요구한다. 즉, 기존의 dedicate 시스템에서 pooling 시스템으로의 변화가 필요하다. 본 논문에서는 듀얼 사이클을 이용하는 항만에서의 작업 효율성을 증대시키기 위한 선적 계획 방법을 제시하고자 한다. 이 문제를 풀기위해 유전 알고리즘과 타부서치를 제시하였다.

• 한국전자파학회논문지
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• 제22권2호
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• pp.252-257
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• 2011

본 논문에서는 설계 방법이 단순하면서 통과 대역의 대역폭 조절이 독립적으로 가능한 소형의 이중 대역 대역 통과 필터를 제안하였다. 각각의 통과 대역은 서로 다른 두 개의 이중 모드 공진기를 이용하여 독립적으로 설계하였다. 제안된 이중 대역 대역 통과 필터는 세 개의 전송 영점을 갖는다. 두 개의 전송 영점은 각각의 이중 모드 공진기에서 발생하며, 입출력 선로 간의 결합 효과에 의해 추가적으로 하나의 전송 영점이 발생한다. 제안된 이중 대역 대역 통과 필터 설계 방법을 이용하여 2.4/5.7 GHz WLAN에 동작하는 이중 대역 대역 통과 필터를 설계 및 제작하였다.

• 한국전자통신학회논문지
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• 제18권2호
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• pp.251-258
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• 2023

본 논문에서는 특화망에 적용 가능한 DLP(Dual Linear Polarization) 적층 안테나를 제안하였다. 제안된 안테나는 일반적인 적층구조를 갖고 최대이득을 얻을 수 있도록 공기 갭을 갖도록 설계하였다. 격리도를 개선하기 위해서 두 개의 급전포트를 각 층으로 분리하여 설계하였다. 각각 패치의 크기는 하위층, 17.80 mm×16.70 mm(W1×L1) 그리고 상위층 18.56 mm×18.73 mm(W2×L2)이며 적층 안테나의 전체 크기는 40.0 mm(W)×40.0 mm(L)이며, 모두 두께(h) 1.6 mm, 그리고 비유전율이 4.4인 FR-4 기판을 사용하였다. 제작 및 측정결과로부터, -10 dB 반사손실을 기준으로 입력포트 1에서 100.0 MHz (4.74~4.84 GHz), 입력포트 2에서 150.0 MHz (4.67~4.82 GHz)의 대역폭을 얻었으며 전달계수 S21은 -20 dB 이하의 값을 얻었다. 또한 각 급전포트에서의 편파분리도를 얻었다.

• 대한전자공학회논문지SD
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• 제39권10호
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• pp.57-64
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• 2002

허프만 코덱의 Look-up table 구조에 이용되는 기존 CAM(Content Addressable Memory) 셀의 구조는 읽기 및 쓰기동작과 매치동작이 분리되어 수행되지 않는다. 그래서 제어가 복잡해지고, 읽기 및 쓰기동작시에 매치라인이 플로팅 상태가 되어 오작동을 유발할 수 있다는 단점을 가지고 있다. 본 논문에서는 이러한 단점을 개선하여 데이터를 고속으로처리할 수 있도록 읽기, 쓰기동작 및 매치동작을 독립적으로 수행하는 DBLCAM(Dual Bit Line CAM)과 RAM보다 엑세스 속도가 빠른 Two-port SRAM을 사용하여 고속의 Look-up table을 설계하였다. 본 논문에서 제안된 DBLCAM과 Two-port SRAM을 이용한허프만 코텍의 Look-up table은 Cadence를 사용하여 설계하였으며, 레이아웃은 0.6㎛ 2-poly 3-metal CMOS full custom으로 수행하였다. 그리고 모의실험에는 Hspice를 이용하였다.

• 전자공학회논문지
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• 제52권12호
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• pp.41-45
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• 2015

본 논문에서는 이중대역에서 동작하는 자기공진 방식 무선전력전송 공진기를 제안하였다. 제안한 공진기는 MF-대역과 HF-대역에서 동작하도록 설계하였다. 제안한 공진기는 20턴의 코일과 사각형 모양의 코일, 양면의 정합회로, 집중소자, 하나의 포트로 구성되어있다. 정합회로의 양면은 비아 홀을 이용하여 연결하고 하나의 포트에서 동작하도록 하였다. 같은 구조의 공진기 두 개를 이용하여 무선전력전송 특성을 모의실험 하였다. 그리고 모의실험결과를 기반으로 효율 식을 이용하여 전력전송효율 또한 계산되었다. 제안한 두 공진기는 거리 100 mm 에서 모의실험 하였고, 전력전송 효율은 MF와 HF-대역 모두 60 % 이상의 효율을 가지는 것을 확인하였다.

• 한국전자파학회논문지
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• 제13권10호
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• pp.1034-1039
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• 2002

본 논문에서는 개구결합 급전(포트 1)과 3차원 마이크로스트립 급전(포트 2)을 이용하여 단자간의 분리도가 우수한 이중편파 사각형 마이크로스트립 패치 안테나를 설계하였다. 설계는 각각의 급전방식에서 상용프로그램인 IE3D를 이용한 모의실험을 통하여 파라미터값들의 최적값을 찾고, 그 각각의 최적값을 통합하여 이중편파 마이크로스트립 안테나를 설계하고 제작하였다. 2 GHz 대역에서 실험한 결과 반사손실 10 dB 주파수 대역폭이 17 %이며, 30 dB 이상의 분리도를 확인하였다.

• ETRI Journal
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• 제33권5호
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• pp.752-758
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• 2011

This paper presents a clock and data recovery circuit that supports dual data rates of 5.4 Gbps and 3.24 Gbps for DisplayPort v1.2 sink device. A quarter-rate linear phase detector (PD) is used in order to mitigate high speed circuit design effort. The proposed linear PD results in better jitter performance by increasing up and down pulse widths of the PD and removes dead-zone problem of charge pump circuit. A voltage-controlled oscillator is designed with a 'Mode' switching control for frequency selection. The measured RMS jitter of recovered clock signal is 2.92 ps, and the peak-to-peak jitter is 24.89 ps under $2^{31}-1$ bit-long pseudo-random bit sequence at the bitrate of 5.4 Gbps. The chip area is 1.0 mm${\times}$1.3 mm, and the power consumption is 117 mW from a 1.8 V supply using 0.18 ${\mu}m$ CMOS process.

• 한국항해항만학회:학술대회논문집
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• 한국항해항만학회 2006년도 International Symposium on GPS/GNSS Vol.2
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• pp.185-190
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• 2006

The correct estimation of the ionospheric delays is very important for the precise kinematic positioning especially in case of the long baseline. In case of triple frequency system, the ionospheric delays can be estimated from the measurements, but, in case of dual frequency system, the situation is not so simple. The precision of those supplied by the external information source such as IONEX is not sufficient. The high frequency component is neglected, and the precision of the low frequency component is not sufficient for the long baseline positioning. On the other hand, the high frequency component can be estimated from the phase range measurements. If the low frequency components are estimated by using the external information source or pseudo range measurements, a more reasonable estimation of the ionospheric delays may be possible. It has already been discussed by the author that the estimation of the low frequency components by using the external information source is not sufficient but fairly effective. The estimation using the pseudo range measurements is discussed in the present paper. The accuracy is not sufficient at present because of the errors in the pseudo range measurements. It is clarified that the bias errors in the pseudo range measurements are responsible for the poor accuracy of the ionospheric delays. However, if the accuracy of the pseudo range measurements is improved in future, the method would become very promising.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 하계종합학술대회 논문집(1)
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• pp.287-290
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• 2002

This paper rotates to tile FPGA that is reffered to as the UTOSPI. The design goal of the FPGA is to convert the UTOPIA-3 bus interface to the SPI-3 bus interface, so that the SAR chips on the ATM interface board can be interfaced to the packet processor through this FPGA. We Propose a new architecture that has two Dual Port RAMs and flow control signals. To buffer data, the UTOSPI has a Dual port RAM in the receive direction and the same size of that in the transmit direction. This design has been implemented, compiled, and tested using a Xilinx Virtex-I XCV-300E FPGA.