• 전자공학회논문지SC
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• 제37권2호
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• pp.69-76
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• 2000

dual-modulus 프리스케일러는 제어신호의 값에 따라 입력신호를 두 개의 모듈러스(modulus) 중에서 하나의 값으로 나누는 회로이다. 본 논문에서는 일반적인 ratioed-NAND구조가 아닌, ratioed-NOR구조를 가진 새로운 고속 dual-modulus 프리스케일러를 제안한다. 제안하는 회로는 NMOS를 직렬 연결하는 대신 병렬 연결함으로써 기존 회로보다 더 고속으로 작동한다. 현대 0.65(m 2-poly 2-metal CMOS 공정 파라미터를 사용한 HSPICE 모의 실험 결과, 25℃의 온도와 5V전원전압의 환경에서, 40.7㎽의 전력을 소모하고 최대 동작 주파수는 2.8㎓라는 것을 얻었다. 제안하는 dual-modulus 프리스케일러는 셀룰라 라디오의 입력단에서 주파수 합성을 하는 데에 이용될 수 있을 것이다.

• 한국ITS학회:학술대회논문집
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• 한국ITS학회 2005년도 제4회 추계학술대회 및 정기총회
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• pp.249-252
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• 2005

• 대한전기학회:학술대회논문집
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• 대한전기학회 2006년 학술대회 논문집 정보 및 제어부문
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• pp.476-478
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• 2006

A prescaler is an essential building block for PLL-based frequency synthesizers and must satisfy high-speed and low-power characteristics. The design of D-flip flips used in the prescaler implementation is thus critical. In this paper a 64/65, 128/129 dual-modulus prescaler is designed using a $0.25{\mu}m$ CMOS process. In the design a new dynamic D-flip flop is employed, where glitches are minimized using discharge suppression scheme, speed is improved by making balanced propagation delay, and low power consumption is achieved by removing unnecessary discharge. The designed prescaler operates up to 2.5GHz and consumes 3.1mA at 2.5GHz operation.

• 한국통신학회논문지
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• 제25권10A호
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• pp.1582-1589
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• 2000

본 논문에서는 GHz 대역에서 동작하며 소모전력이 적은 동적 D-flipflop을 제안한다. 제안하는 D-flipflop은 두 가지 측면의 장점을 제공한다. 첫째, 클럭 입력을 갖는 PMOS 트랜지스터의 개수를 줄여 기존회로와 동일한 면적하에서도 고속 동작을 할 수 있다. 둘째, 클럭 업력을 갖는 NMOS 트랜지스터 공유에 의하여 glitch를 줄이고 소모전력을 낮출 수 있다. 제안하는 D-flipflop의 성능 비교를 위하여 기존회로와 동일한 면적의 레이아웃 회로에서 소모전력 및 최대동작주파수의 측정실험을 한다. 제안하는 회로의 응용 예로 고속 prescaler에서 동일한 방법의 특성실험을 한다. 성능분석결과 기존 회로에 비하여 동작속도와 전력소모 측면에서 우수한 성능을 나타냄을 확인하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 추계종합학술대회 논문집
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• pp.271-274
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• 1999

This paper proposes a simple architecture of digital dividing block in dual-modulus prescaler phase-locked loop used in the wireless communication. Proposed architecture eliminates a swallow counter in the conventional one and demonstrates the advantages in reducing the power consumption and the gate-counts. Therefore, it is suitable for small die area and low power applications. The circuit is designed in a standard 0.35${\mu}{\textrm}{m}$ CMOS process.

• 한국정보통신설비학회:학술대회논문집
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• 한국정보통신설비학회 2006년도 하계학술대회
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• pp.179-182
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• 2006

This paper introduce a different-type voltage-controlled oscillator (VCO) for PLL frequency synthesizer, And also the architecture of a high speed low-power-consumption CMOS dual-modulus frequency divider is presented. It provides a new approach to high speed operation and low power consumption. The proposed circuits simulate in 0.35 um CMOS standard technology.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 추계종합학술대회 논문집
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• pp.779-782
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• 1998

This paper describes a high-speed Dual-modulus Prescaler (DMP) for RF mobile communication systems with pulse remover using selective latch technique. This circuit achieves high speed and low power consumption by reducing full speed flip-flops and using a selective latch. The proposed DMP consists of only one full speed flip-flop, a selective latch, conventional flip-flops, and a control gate. In order to ensure the timing of control signal, duty cycle problem and propagation delay must be considered. The failling edgetriggered flip-flops alleviate the duty cycle problem andthis paper shows that the propagation delay of control signal doesn't matter. The maximum operating frequency of the proposed DMP with 0.6um CMOS technology is up to 2.2㎓ at 3.3V power supply and the circuit consumes 5.24mA.

• 전기전자학회논문지
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• 제9권2호
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• pp.152-160
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• 2005

프리스케일러는 PLL을 이용한 주파수합성기의 동작속도를 좌우하는 중요한 구성블록으로써, 고속 동작 특성과 저전력 소모 특성을 동시에 만족해야 한다. 따라서 프리스케일러에 사용되는 D-플립플롭의 설계가 중요하다. 기존의 TSPC D-플립플롭은 출력단의 글리치나 비대칭적인 전파지연시간, 클럭의 프리차지구간에서 내부노드의 불필요한 충 방전으로 인해 소비전력이 증가하는 단점이 있다. 본 논문에서는 이러한 단점을 개선한 새로운 동적 플립플롭을 제안하였다. 제안한 플립플롭은 방전억제방식을 사용하여 글리치를 최소화하였고, 대칭적 전파지연시간을 만들어줌으로써 속도를 향상시켰으며, 불필요한 방전을 제거하여 저전력 특성을 얻을 수 있었다. 제안된 플립플롭의 성능평가를 위해 $0.18{\mu}m$ CMOS 공정변수를 이용하여 128/129 분주 프리스케일러를 구성한 결과 최대 5GHz까지 동작 하였으며, 이는 같은 조건에서 4.5GHz까지 동작하는 기존의 회로에 비해 향상된 결과이다. 또한 4GHz에서 전력소모가 0.394mW로 기존구조에 비해 약 34%의 전력소모를 줄일 수 있다.

• 대한전자공학회논문지SD
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• 제40권8호
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• pp.598-609
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• 2003

본 논문에서는 CMOS IF PLL 주파수합성기를 설계하였다. 설계된 주파수합성기는 칩 외부에 LC 공진 회로를 원하는 값에 맞게 바꿈으로써 다양한 중간 주파수에서 동작 가능하다. VCO는 자동진폭조절 기능을 갖도록 설계하여 LC 공진회로의 Q-factor에 무관하게 일정한 진폭의 출력을 발생한다. 설계된 주파수분주기는 8/9 또는 16/17 dual-modulus prescaler를 포함하며, 다양한 응용분야에 적용 가능하도록 외부 직렬데이터에 의해 동작 주파수를 프로그램할 수 있도록 하였다. 설계된 회로는 0.35㎛ n-well CMOS 공정을 사용하여 제작되었으며, 제작된 IC의 성능을 측정한 결과 260㎒의 동작주파수에서 위상잡음은 -114dBc/Hz@100kHz 이고 lock time은 300㎲보다 작다. 설계된 회로는 3V의 전원전압에서 16mW의 전력을 소모하며, 칩 면적은 730㎛×950㎛이다.

• 전자공학회논문지SC
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• 제39권4호
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• pp.43-53
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• 2002

본 논문에서는 전하 공유와 글리치 문제를 최소화한 새로운 동적 D-플립플롭을 제안하고, 이를 이용하여 128/129 분주 프리스케일러(prescaler)를 설계한다. 전하 공유 문제와 글리치 문제를 최소화함으로써 회로 동작의 신뢰도를 향상시켰으며 스위칭 트랜지스터의 공유로 전류 path를 줄여 저전력 특성을 얻을 수 있다. 또한 제안된 동적 D-플립플롭은 안정된 edge-trigger 동작을 보장하도록 설계되었다. 제안된 플립플롭의 성능 평가를 위해 $0.6{\mu}m$ CMOS 공정을 이용하여 128/129 분주 프리스케일러를 구성하였다. 5V 공급전압에서 최대 1.97GHz의 주파수까지 동작함을 확인하였으며 이때의 전류 소모는 7.453mA였다.